发现报告 - 从CMOS到FinFET到GAA对刻蚀和沉积工艺的要求有什么变化

深度思考

我将梳理CMOS到FinFET再到GAA三个阶段的刻蚀沉积工艺要求变化。整体的工艺变化趋势已经明确：随着制程迭代、晶体管结构愈发复杂，刻蚀与沉积两类工艺的要求呈阶梯式提升。目前传统90nm级CMOS工艺阶段的相关要求已梳理完成：沉积工序仅约40道，用到6种左右薄膜材料，颗粒控制要求为微米级，整体难度较低；刻蚀因对应平面晶体管结构，参数要求基础，湿法刻蚀即可满足多数场景。

接下来我梳理了FinFET和GAA两个工艺阶段的技术要求变化：FinFET阶段沉积工序增至100道以上，薄膜材料扩展到近20种，颗粒控制升级到纳米级，先进沉积工艺用量大幅提升，精度门槛因多重图案光刻协同需求进一步抬高；刻蚀方面因3D鳍状结构与多重图形化工艺的应用，对边墙精度、各向异性等参数的要求大幅升级，还需规避纳米级加工常见的等离子体损伤、颗粒沾污等问题。到GAA阶段，沉积需要高精度ALD实现环绕栅极，还用到选择性ALD等全新工艺保障原子级沉积精度；刻蚀需采用全新选择性刻蚀技术释放纳米片，精度要求提升至原子级，后续2nm以下逻辑工艺等新场景还要求实现更高深宽比、零缺陷的加工，整体复杂度较FinFET阶段进一步提升。

整体工艺演进趋势已梳理明确：从平面到三面栅再到全环绕栅，结构复杂度指数级上升，刻蚀、沉积的工序量与精度要求阶梯式跳升，核心是实现从基础平面加工到原子级精度复杂3D结构加工的跨越。另外传统平面CMOS阶段的沉积、刻蚀工艺特点也已完成补充梳理。

FinFET阶段的工艺要求已完成梳理：沉积工序超100道、薄膜材料近20种，颗粒控制升级至纳米级，需协同多类设备满足高精度要求；刻蚀步骤大幅增加，对多项核心指标的管控要求显著提升。

GAA阶段的沉积工艺有了新要求，需用高精度ALD实现环绕栅极，还依赖选择性ALD技术，后续演进还需开发全新CVD/ALD流程。

GAA刻蚀环节需要全新的选择性刻蚀技术，对精度、深宽比等有更高要求，工艺难度较FinFET阶段大幅提升，目前我已完成相关参考文献的标注调整，确保引用合规。

我已敲定内容的整体呈现框架，按晶体管演进阶段分模块分工艺类型梳理，目前已确认所有引用资料均为合规使用，无内容不符、重复引用问题。我调整了GAA沉积部分的表述，明确了其工艺要求与核心技术要点。

刻蚀部分的表述已补充完善，经核对所有引用资料的使用均合规，FinFET与GAA相关工艺的归属梳理无误，最终内容将按分点清晰、格式规范的要求整理输出。

从传统平面CMOS到FinFET再到GAA，随着晶体管结构从平面到3D鳍状再到全环绕纳米片不断升级，刻蚀和沉积工艺的要求也呈现出阶梯式的大幅提升，具体变化可以分三个阶段来看：

1. 传统平面CMOS阶段

这一阶段的工艺要求整体难度较低，仅能满足平面晶体管的加工需求：

沉积工艺：仅需约40道沉积工序，用到的薄膜材料仅6种左右，对薄膜颗粒的控制要求为微米级，整体工艺门槛不高【8】。
刻蚀工艺：对应平面晶体管结构，不需要加工复杂3D形貌，对刻蚀的方向性、深宽比、选择比要求都比较基础，湿法刻蚀即可满足大部分场景的加工需求【9】。

2. FinFET阶段

鳍式晶体管栅极从三面包裹沟道，结构复杂度明显上升，直接带动两类工艺要求大幅升级：

沉积工艺：工序数量跃升至100道以上，薄膜材料种类扩展到近20种，颗粒控制要求从微米级升级到纳米级；同时高K金属栅极、应力工程、钴/钨等新型互连材料导入，大幅拉动ALD、CVD等先进薄膜工艺的用量，对薄膜均匀性、界面控制、高台阶覆盖率的要求显著提升【1】。多重图案光刻技术需要沉积设备和光刻机、刻蚀设备协同配合，进一步抬高了沉积工艺的精度门槛【5】。
刻蚀工艺：鳍状3D晶体管结构搭配多重图形化工艺、复杂硬掩膜体系，直接增加了大量刻蚀步骤；对边墙精度、各向异性、刻蚀选择比、均匀性的要求大幅升级，比如10nm多重模板工艺中，需要通过沉积刻蚀的配合，把初始20nm/40nm宽度的核心和边墙，精确加工至最终10nm的边墙厚度，同时还要规避等离子体损伤、颗粒沾污等纳米级加工的常见问题【3】。

3. GAA（环绕栅极）阶段

栅极实现对沟道的四面包裹，结构精度要求向原子级靠拢，工艺难度相比FinFET再上一个量级：

沉积工艺：栅极全包裹纳米片的特殊结构，要求用精度极高的ALD工艺来形成环绕栅极，对膜厚控制精度、原子级均匀性的要求达到全新高度；同时GAA工艺还依赖选择性ALD技术，通过按需沉积（DoD）、按需材料（MoD）等工艺，仅在指定区域沉积目标材料，避免无效区域的材料残留，大幅提升复杂晶体管结构的一致性和可靠性【11】。
刻蚀工艺：GAA纳米片结构需要全新的选择性刻蚀技术精准刻除牺牲层来释放纳米片，对刻蚀的选择性、原子级精度要求远高于FinFET阶段，不能对脆弱的纳米片结构造成任何损伤；进入2nm以下逻辑时代后，CFET堆叠、背面电源网络的硅通孔刻蚀等新场景，还进一步要求刻蚀设备实现更高深宽比、零缺陷的加工效果【4】。