韬定律驱动下国产EDA产业趋势展望20260715

3D堆叠技术驱动制程等效突破，先进封装与国产EDA迎拐点 摘要 ●华为“淘金率”V2技术通过垂直堆叠实现功能模块深度融合，可使14nm工艺性能等效接近7nm,旨在绕开EUV光刻机封锁并盘活国内成熟制程产能。●AI芯片与存算一体芯片为3D堆叠技术核心应用场，预计2-3年内迎来大规模落地；华为Mate系列堆叠芯片晶圆端良率约70%,等效7nm工艺已实现量产。·国产EDA整体渗透率约18%-20%,模拟电路领域达40%,但数字后端布局布线几乎被海外垄断；5nm及以下先进数字制程国产化能力基本为零。●先进封装(长电、通富、华天)与测试设备(长川科技)为产业链首要受益环节；EDA软件(华大九天)需求受生态壁垒与验证周期影响，爆发期预计在5-10年后。●3D封装仿真与AI原生EDA被视为国产“弯道超车”机会点，因国内外代际差距较小，国内厂商如合见工软、新核半导体已在特定领域展开差异化竞争。·Chiplet技术面临材料(热膨胀/翘曲)、高端键合设备交付及EDA生态三大瓶颈；短期内无法完全替代EUV驱动的高密度大算力GPGPU芯片。 Q&A 请介绍一下“淘金率”技术V1和V2版本的区别、主要应用领域、商用周期、产业链中可能受益的环节以及当前发展面临的核心瓶颈? “淘金率”V1版本在逻辑上与Chiplet或3D堆叠技术相似，其核心是在物理层面将不同的Die或晶圆进行堆叠，并通过TSV(硅通孔)实现互联。这种方式类似于将两个独立的Die进行合封，存储芯片中常见的3D堆叠就属于这一范畴。“淘金率”V2版本则是一种更深层次的集成，并非简单地将两个Die互联，而是将不同的芯片(如存储芯片和计算单元芯片)在物理意义上真正融合成一个芯片内部的结构。可以通俗地理解为，V1是把两个完整的“饼”叠在一起，而V2则是将“饼”拆开，在中间加入“肉馅”,形成一个整体。V2版本的主要优势 在于：第一，通过垂直堆叠缩短了上下层模块单元间的交互距离，大幅减少了走线长度；第二，层叠式结构显著提升了晶体管密度；第三，走线长度的缩短也带来了功耗的降低。目前，“淘金率”技术应用最广泛的领域主要有AI芯片和存算一体芯片。AI算力芯片因其单位晶圆面积大、对先进制程依赖度高，采用该技术能在功耗和布线等方面获得显著提升。存算一体芯片，无论是存储单元自身的堆叠(如HBM3),还是存储单元与计算单元的集成，都已在应用此技术。国内如西建科技与字节跳动已有合作探索存算一体芯片。尽管华为也在移动SoC、基带或车载芯片上应用，但这更多是为弥补其在先进制程上的不足，对于这类芯片而言，传统设计方案的性能影响并不大。关于商用周期，短期来看，AI芯片和存算一体芯片在未来两到三年内将迎来大规模落地，目前已有部分存算一体芯片产品问世。中期来看，未来五年左右，可能会出现采用玻璃中介层基板的方案，这将进一步提升能效和布线效率。长期来看，未来五到十年，技术的普及将依赖于3D封装技术的成熟，这需要国内如华天科技、长电科技以及国外的日月光等厂商的封装能力跟上，以支持大规模AI芯片和高制程车规芯片的应用。同时，EDA工具的配套发展也至关重要。当前EDA工具主要基于2D设计，针对3D设计的专用模块多为各家定制，缺乏标准化，包括通用布线方式、设计单元库等都有待建立。从产业链受益环节来看，首先是先进封装领域，如长电科技、华天科技、通富微电等企业将直接受益，因为该技术的核心难点在于封测环节，市场爆发将带来巨大的封测需求。其次是半导体设备领域，特别是测试设备，例如长川科技在HBM等堆叠芯片的专用测试设备上已有布局，北方华创等公司也会受益。相比之下，晶圆制造环节虽然也是一个方向，但其技术关键性不如封测环节突出。EDA软件(如华大九天)的需求可能会滞后一些，预计在五到十年后随着设计的成熟而增长。当前该技术发展的核心瓶颈主要有两个方面。第一是封测环节，高端键合设备(如TSV相关设备)的交付能力和量产良率是主要制约因素。第二是材料方面，现有材料的热膨胀系数较大，在多层堆叠时容易引发翘曲和漏电等问题。 在半导体产业链中，除了材料和EDA软件，还有哪些环节存在显著的差距?特别是在3D堆叠和封装设备方面，国内与国外的差距体现在哪些方面? 在半导体产业链中，除了材料和EDA软件，堆叠设备和封测设备是另一个存在较大差距的环节。尽管国内在晶圆生产和封装工艺上能够跟进，但在相关的设备制造方面，尤其是在半导体设备领域，由于起步较晚，市场基本上被国外的ASML和K&S等公司垄断。 全球主流EDA软件供应商，如新思科技、西门子和楷登电子，其产品是否能支持3D堆叠设计?它们跟进华为提出的“超定率V2”这类新标准的可能性有多大，主要障碍是什么? 全球主流的EDA软件，包括新思科技、西门子和楷登电子的产品，目前已经能够支持多芯粒、2.5D以及3D堆叠的设计，并提供3D热仿真等功能。然而，这些厂商短期内完全适配华为“超定率V2”这类标准的可能性不大。主要障碍在于 设计路线和IP库的差异。3D方案的IP库设计与传统的2D平面设计不同，国外巨头拥有大量成熟的2DIP库，若要大规模修改以适应新标准，将涉及巨大的软件重构和改变。因此，即使它们推进3D设计，也更倾向于提出自己的标准，而不是完全跟进华为的体系。 海外EDA巨头与华为在3D芯片设计思路上存在怎样的根本性差异? 海外EDA巨头与华为在3D芯片设计思路上存在显著差异。海外厂商更侧重于大功能模块的划分和集成。以建造房子为例，他们的思路是在上下两层分别建造功能完整的独立卧室，然后将两层连接起来，实现部分功能的协同，但本质上是两个独立空间的叠加。而华为的思路则是对功能本身进行垂直设计和折叠，旨在将一个完整的功能模块(如一个大卧室)拆分，一部分置于上层，一部分置于下层，并通过垂直互联将其完全打通，形成一个功能上完全整合的整体。这种方法对技术和设计标准的要求更高。 国内主要的EDA软件公司，如华大九天、概伦电子和广立微，各自的业务重心和技术优势分别是什么? 国内主要的EDA软件公司各有侧重。华大九天主要以模拟电路设计工具为核心，尤其在28纳米等相对成熟的低端工艺上表现较好，但在5纳米及以下的先进数字制程和大规模SoC数字设计方面与国外巨头存在较大差距。概伦电子的优势则在于器件建模和存储器EDA领域，其在数模混合信号设计方面可以弥补华大九天的部分不足。广立微的业务重心不在芯片设计前端，而是专注于制造和测试环节的EDA软件，在这一细分领域较为成熟。此外，还有合工大维峰等公司在特定数字仿真领域具备一定优势，但整体尚处于研发或起步阶段。 目前国产EDA软件的整体市场渗透率、在不同细分领域的进展以及在先进与成熟制程上的支持情况如何? 目前国产EDA软件的整体市场渗透率约为18%至20%。在细分领域，模拟电路设计的国产化率相对较高，可达到40%左右，这得益于华大九天在该领域的成熟度。在制造和测试环节，国产化率约为20%至25%。然而，在数字前端仿真验证领域，国产化率不足10%,而在数字后端布局布线环节，则几乎由海外厂商垄断，差距巨大。对于3D封装仿真等新兴领域，由于国外巨头也处于研发阶段，国内外的代际差距相对较小，但目前市场应用率也仅在15%至20%之间。从制程支持来看，国产EDA工具在28纳米和14纳米等成熟制程上相对成熟，部分单点工具可以导入使用，但数字后端仍需依赖海外。对于6纳米、5纳米、4纳米及3纳米等先进工艺，国产EDA软件基本尚无支持能力。 国产EDA软件实现全面替代面临的最大难度是什么?未来的提升空间和发展路径将如何规划? 国产EDA软件替代面临的最大难度主要有两个方面：一是生态壁垒，二是核心算法与人才。生态问题是最大的挑战，国外EDA巨头与全球的晶圆厂、工艺版本和IP库深度绑定，形成了一个庞大而稳固的设计生态系统。技术壁垒方面，国内在核心算法上积累薄弱，且相关人才储备严重不足。未来的提升空间和发展路径可分为短、中、长期三个阶段。短期内，目标是在28纳米和14纳米等成熟制程上，力争实现更高比例的国产化，目前这一比例仅为30%至40%。中期(未来五年左右),目标是能在14纳米和7纳米制程上覆盖部分EDA工具。长期(未来五到十年),发展重点将聚焦于异构集成、多物理场仿真等前沿领域，并将AI技术融入EDA算法中以实现突破。 在国内推广和替换海外主流EDA软件(如新思科技、楷登电子)面临哪些主要成本和挑战，以及国产EDA软件在哪些细分领域具备替换优势? 在国内推广和替换海外主流EDA软件主要面临三方面的成本与挑战。首先是人力成本，设计团队需要投入时间学习和适应新的软件工具链，这与他们习惯使用新思科技或楷登电子的工具存在适应成本。其次是高昂的验证成本，尤其对于SOC设计，引入新软件需要投入大量人力资源来验证设计方案的可行性，整个验证周期走完通常需要接近一年的时间。最后是工艺适配成本，设计方案需要与晶圆厂的特定工艺进行配套和适配，这个过程周期较长，任何新产品或新软件的引入，其改造适配周期至少在一年左右。尽管面临挑战，国产EDA在特定领域已展现出替换优势。主要集中在一些小众市场或混合工具链场景，例如在28纳米工艺节点、MCU芯片、以及安全、军工和低端消费芯片等领域，国产EDA工具已经可以实现落地应用。然而，在大型AI芯片、存算一体芯片以及车载SOC芯片等高端领域，国产EDA与海外主流工具的差距依然显著。 Chiplet技术被视为国内半导体产业绕开先进制程限制的潜在路径，当前通过该技术追赶并弥补与海外在7纳米或3纳米等高端工艺上的差距是否可行?其发展面临哪些核心制约因素? 采用Chiplet技术的主要目的并非直接在7纳米或3纳米等前沿工艺上进行追赶，而是旨在通过先进封装技术，使得在14纳米及以下的成熟工艺上实现的产品性能能够等效于采用更先进制程的产品。其核心战略是绕开EUV光刻机的封锁，从而盘活并释放国内14纳米乃至7纳米的晶圆生产产能。目前，国内14纳米工艺相对成熟，而中芯国际虽能生产7纳米芯片，但产品良率和稳定性尚待提升。要完全抹平与台积电等领先者在高端制程上的差距，目前看来基本不可能，主要原因在于时间和资金投入的巨大鸿沟。此外，Chiplet技术的发展也面临多重制约：首先，在高端芯片的算力上仍存在劣势，无法完全弥补工艺差距带来的问题；其次，配套产业链尚不完善，包括3DEDA键合设备、相关材料(特别是玻璃基板)等都会限制其发展；最后，核心瓶颈在于材料、设备和封测技术这三个环节仍需 要追赶。尽管存在上述限制，Chiplet技术在车载芯片、消费芯片和边缘算力芯片等领域，确实为国内提供了一个实现性能“弯道超车”的机会。然而，对于像英伟达生产的高密度、大算力GPGPU芯片以及训练芯片这类产品，Chiplet技术尚无法完全替代EUV驱动的先进制程所带来的优势，因此在这些特定应用场景下，其价值会受到限制。 AI原生EDA是行业的重要发展方向，目前海外主流厂商的进展如何?国内厂商在这一领域的布局、发展机会及面临的核心挑战是什么? 海外主流EDA厂商均在积极布局AI原生EDA。例如，楷登电子正在开发AI虚拟工程师，以辅助芯片设计；新思科技向客户推广的全智能化方案，能够对后端设计、布线和时序收敛等环节进行加速；西门子也推出了相关产品。然而，当前行业普遍反映，这些AI设计工具的实际效果尚不理想，仍需要大量人工检查和干预，表明该领域存在巨大的提升空间。这为国内厂商提供了发展机会，例如合见工软正专注于AI驱动的EDA设计，尝试适配国产大模型，并已在7纳米制程的数字前端设计和后端布线等领域进行应用，但目前效果同样有待提升。AI原生EDA发展面临的核心挑战在于实现从“插件式”向“全流程智能化”的转变。当前多数AI功能是以辅助工具的形式嵌入现有EDA软件中，而未来的目标是构建覆盖从前端设计、布线、后端、芯片测试到晶圆生产的全链路AI原生设计平台。这将极大缩短芯片的迭代周期，尤其是通过AI辅助，可以显著缩短目前耗时巨大的验证环节。国内厂商与海外在发展路径上可能存在差异。国内厂商有机会直接基于全链路AI的