英伟达链调整华为链崛起解读韬定律最深层制约

近期华为半导体总裁何庭波在中科院ChinaXiv预印平台上线《面向多层级电子系统的时间缩微理论V2》。5月发布首个版本后，本次进行了重大内容更新，标志着该理论从框架提出阶段进入工程实证阶段。 据科创板日报，华为Mate 90系列有望搭载基于韬定律的新麒麟芯片，目前核心芯片已正式进入封装测试环节。韬定律正式进入落地阶段。 1、本次V2版本相比于V1，有几个显著的不同： 第一，理论体系更加完整。之前提出的一些核心基础原理（如光引擎等）没有配图，现在补充了原理示意图和实物剖面图，大家对该技术路径的理解会更加透彻。第二，补充了量产的实测数据。V1版本可能只有理论，没有实证。V2版本直接公开了2026年的芯片和上一代麒麟9030 PRO在同等性能条件下的电压、工作频率等关键参数。第三，细化了技术演进路线图。在移动端补充了PSV从顶层金属下移到M6层、多源层堆叠的中长期演进路径，并给出了未来四代信息处理器和昇腾AI芯片的具体性能目标。 2、实测数据解读 新的实测数据是比较令人振奋的点。2026年下半年发布的芯片与上一代9030 PRO的性能对比显示，两款芯片采用同一制程节点，9030 PRO采用传统平面架构，而2026款采用Logic Folding架构。 测试条件相同（25°C），新版本将电压从1.1V降至0.9V，在更低功耗下实现与上一代相同的运行频率（2.75G Hz vs 2.5G Hz）。最终性能表现： 功耗降低至原来的0.59倍（下降41%）芯片面积缩小至原来的0.625倍（缩小37.5%）功率密度降低至原来的0.944倍（下降5.6%）晶体管密度从155提升至238（提升约55%）目前是两层折叠，性能提升了1.55倍。 3、关键概念解读 V2版本引入了一个新的关键指标——齿比（Gear Ratio），定义为“混合键合连接间距÷芯片顶层金属线连接间距”。可以理解为：上层硅片上典型电路的最小连线间距是分母，两层硅片之间凸起或焊接点的最小间距是分子。这个比值反映了上下两层硅片之间信息通路的密度。 当齿比降低到3以下时，就可以在电路单元层面进行跨层优化——即物理层面能支持逻辑层面的优化。如果齿比接近1，就意味着上下两层晶圆的连接密度与芯片内部密度持平，跨层逻辑优化在物理层面就能完全实现。 韬定律的核心是时间常数RC，华为认为，晶体管在摩尔定律推动下不断变小，其根本目标不是缩小尺寸，而是使时延最短。因此他们跳过晶体管下降的步骤，直接优化时延。 数字电路中的时延主要来源于两部分： 门电路带来的时延：晶体管栅极充电、沟道迁移需要时间 连线RC带来的时延：电路走线带来的寄生电阻和电容 韬定律的目标就是从电路设计层面，在晶体管级和RC层面同时优化，减少走线、降低RC时延。 4、论文核心章节解读 第三章《时间而非空间》提出：摩尔定律本质上不是关于几何尺寸的目标，而是为了使开关速度更快、互联更密集以提升性能。 第四章《逻辑折叠移动片上系统的验证案例》显示，首款量产级的测试在移动设备中展开。由于移动SOC没有插槽和点对点互联网络来掩盖慢速电路的系统损耗，所以选择SOC作为验证平台。Logic Folding要求齿比低于3，越低越好。当前顶级金属间距约720nm，意味着混合键合间距需要低于2微米，理想情况下接近1。 后续章节还提到，在AI数据中心层面，超过80%的能源消耗来自数据传输，70%的系统成本分配给了数据存储。不仅需要缩短芯片内部传输时间，还需要缩短芯片之间、机架之间和封装内部的传输时间。解决方案包括系统架构层面的统一总线、近封装光引擎、封装拓扑重组等。 5、散热解决方案 V2版本正面回应了散热难题。芯片堆叠导致功率密度大幅上升，解决方案是在划分电路放置层之前，先计算每个模块的功耗，功耗高的模块不堆叠在一起，垂直方向上也不让高 功耗子系统紧挨着，在三维空间内主动错开热源。封装层面采用金刚石散热加温度级液冷通道。 6、EDA挑战 论文明确指出，EDA是排在第一位的、尚未解决的挑战。没有EDA工具，芯片就无法设计，整个系统就无法运转。不同折叠层数（2层、4层、8层）对EDA工具的要求依次递进。 具体来看： 单元级三维协同布局：不是在芯片模块边缘切开再堆叠，而是拆解到单个逻辑门的精度。决定哪个门放在哪一层、通过混合键合与上下哪个门直连——这是一个全新的三维EDA优化问题。 跨层时序签核：将不同电路功能模块放在不同层后，时钟的干扰越来越多，平面设计中从未出现这种情况，传统工具也没有对应的模型和引擎。 跨晶圆工艺偏差处理：Logic Folding需要将不同批次、不同工艺节点的晶圆在混合键合后贴合，层间电压、驱动电流等波动远大于片内，对时钟分配和时序余量形成冲击。 整体来看，从器件建模、电路仿真这些基础底座，到逻辑综合、布局布线等前端设计，再到参数提取、时序分析、物理验证等后端设计，再到封装设计、散热多物理场仿真——整个EDA工具链都需要重新开发和协同优化。 总结与展望 论文在最后总结：从2020年5月至今，华为半导体在移动、人工智能、汽车、工业基础设施等领域设计并量产了381颗芯片，韬定律在这些产品组合中得到了验证。 未来路线图： 到2029年：CPU核心频率提升至4GHz及以上到2031年：晶体管密度从155提升至400（约3倍提升）片级系统SOC在3-5年内效率提升一倍以上人工智能硬件集成度有望增长超100倍 对于EDA行业来说，重要性得到极大提升。华为是国产EDA的最大买单方，不会与三大家（Synopsys、Cadence、Siemens EDA）协同优化。这是中国半导体在韬定律引领下，从软件到设备端协同追赶的必经之路。 相关标的：华大九天：拥有国内唯一的3DIC设计全套软件和验证算法概伦电子：在PDK和优化领域持续受益广立微：WAT放量快，新进制程国内市占率90%以上，收购的LUCEDA（光设计软件PDA）开发顺利