科技行业：韬定律：中国半导体技术路径重构探索下的投资机遇

科技行业 韬定律：中国半导体技术路径重构探索下的投资机遇 2026年5月25日，华为董事、半导体业务部副总裁何庭波在IEEE ISCAS 2026发表演讲，正式提出韬（τ）定律，以“时间缩微”替代“几何缩微”作为半导体演进的新指导原则。 韬定律在堆栈的每一层定义特征时间常数τ，并将其减小作为统一的优化目标。τ被分解为四层：器件层、电路层、芯片层、系统层。几何缩微逼近物理极限叠加EUV供应约束，华为转而通过逻辑折叠、Hi-ONE等技术在电路、系统层级来压缩τ，实现后摩尔时代晶体管密度与系统性能突破的新范式。预计到2031年，基于韬定律的高端芯片晶体管密度将达到等效1.4nm制程水平。 资料来源：FactSet 童钰枫Carrie.Tong@bocomgroup.com(852)37661804 逻辑折叠（Logic Folding）是韬定律的核心工程实践。它将关键路径上的门电路分布到垂直堆叠的有源层中，通过超细间距混合键合实现门级三维互连。我们认为，先进封装是逻辑折叠落地的工艺底座，而EDA工具链是逻辑折叠的最大增量机遇。 王大卫,PhD,CFADawei.wang@bocomgroup.com(852)37661867 我们认为，在分场景α框架下，投资重心将从泛半导体收敛至AI基础设施链。α指向AI的底层原因在于数据搬运而非计算构成系统瓶颈。韬定律在AI系统层通过灵衢总线、Hi-ONE近封装光引擎和逻辑折叠分别实现更优的协议、更高的带宽和更短的数据传输距离，是未来AI数据中心在集成度和超节点性能提升的关键因素。 沿着τ的四层架构，我们尝试梳理核心赛道的受益逻辑： 器件层：韬定律在器件层仍以SAQP多重曝光作为平面维度压缩τ的手段，刻蚀和沉积设备的需求权重系统性上升。宽禁带半导体在功率器件端的开关速度提升，同样是器件层τ压缩的重要补充路径。主要受益标的包括：中芯国际（981 HK/买入）、北方华创（002371 CH/买入）、中微公司（688012 CH/买入）等。 电路层：逻辑折叠要求EDA工具从2D平面布局全面升级为3D原生设计。主要潜在相关标的为华大九天（301269 CH/未评级）。 芯片层：逻辑折叠和3D堆叠（3D Folding）的落地高度依赖混合键合、TSV、Chiplet和2.5D/3D集成等技术。同时，测试设备从配套角色升级为决定3D良率的核心关卡。主要潜在相关标的为长电科技（600584 CH/未评级）等。 系统层：AI系统层面的τ缩放是韬定律框架中弹性最大的投资方向。灵衢总线推动节点间IP交换机与网卡需求大幅增加，直接拉动光模块向更高速率升级。主要潜在相关标的为中际旭创（300308 CH/未评级）、澜起科技（688008 CH/未评级）等。 韬定律：后摩尔时代实现晶体管密度与系统性能突破新范式 几何缩微逼近物理极限叠加EUV供应约束，华为韬定律应运而生 摩尔定律下的几何缩微路径已逼近物理极限。自20世纪60年代中期以来，半导体行业在摩尔定律驱动下，晶体管约每18至24个月缩小一代，频率同步提升，单位逻辑门成本持续下降。28nm是纯平面MOSFET几何微缩的末代节点，而此后随着沟道长度逼近物理极限，量子隧穿效应导致漏电失控，单纯依靠尺寸缩小带来的性能红利趋于平缓。进入7nm节点后，几何缩微的边际收益急剧递减。局部互连的寄生电阻和电容日益主导标准单元延迟预算，EUV光刻设备折旧也逐渐占据了晶圆成本结构的主导地位。 摩尔定律放缓背景下，海外头部晶圆厂选择在器件架构层面持续升级以实现更高的等效晶体管密度。英特尔于22nm率先引入FinFET，将平面沟道立体化；三星于3nm、台积电于2nm转向GAA（全环绕栅极），实现沟道的四面栅极包裹 以 进 一 步 抑 制 漏 电 。 在 供 电 层 面 ， 英 特 尔 和 三 星 引 入 背 面 供 电 技 术（BSPDN），将电源线从芯片正面移至背面，释放正面布线资源并降低IR压降。但需要指出，从FinFET到GAA和背面供电，本质上仍是在二维平面内优化晶体管本身的结构。台积电（SoIC）和英特尔（Foveros Direct）虽已布局3D堆叠，但目前停留在模块级，即两颗独立设计的裸片面对面贴合，也尚未下探到单元级的逻辑折叠。我们认为，从经济方面考虑，对于台积电等海外晶圆厂来说，大规模切换到3D堆叠或进入逻辑折叠有些为时过早。且若切换到3D堆叠，在此基础上的EDA等产业链其他环节有较高切换成本。 华为的处境截然不同：获取最先进光刻设备的渠道受限，叠加摩尔定律放缓的压力，迫切需要寻找晶体管密度升级的新范式。2023年，华为通过DUV多重曝光技术（SAQP/LELELE）实现7nm量产。我们在此前报告中指出，LELE两次曝光使沉积和刻蚀步骤增加100%，SAQP三次以上曝光再增加50~67%，但继续沿DUV路线缩小制程，良率和生产率的经济性曲线将持续恶化。因此，华为提出，产业的核心问题已从“晶体管还能缩小多少"转变为"应当以何种指标替代制程节点作为优化目标”。韬定律回归第一性原理：改变主要优化目标本身，从"缩小空间"转向"压缩时间"。基于这一方法论，华为于2020年5月至2026年5月期间设计并量产了381款芯片。公司预计到2031年，基于韬定律的高端芯片晶体管密度将达到等效1.4nm制程水平。 资料来源：华为、交银国际 时间微缩：从皮秒到秒，系统性减小时间常数τ 时间才应是摩尔时代真正的交付物。我们认为，韬定律的理论出发点是对摩尔定律本质的重新审视：摩尔定律从来不是关于几何尺寸的。更小的晶体管提升系统性能，是因为开关速度更快；更密集的互连提升性能，是因为信号传输距离更短；更高的集成度提升性能，是因为数据跨越的边界更少。每一代产品本质上交付的均是时间的压缩：器件层面的皮秒、电路层面的纳秒、芯片层面的纳秒到微秒，系统层面的微秒到毫秒。空间缩放仅是压缩时间的手段之一，且在7nm之后正变得越来越低效。 基于这一认识，时间本身便应被采纳为主要度量指标。韬定律在堆栈的每一层定义特征时间常数τ，并将其减小作为统一的优化目标。τ被分解为四层：器件层τ_transistor（本征开关延迟，皮秒级）、电路层τ_interconnect（RC传播延迟，纳秒级）、芯片层τ_chip（计算与访存延迟，纳秒至微秒级）、系统层τ_system（端到端通信延迟，微秒至毫秒级）。这一分层框架的核心价值在于：工艺工程师、电路设计师和系统架构师第一次可用同一单位讨论同一优化目标，打破了传统半导体产业链各环节"各自优化、残差传递"的碎片化格局。 逻辑折叠：从2D到3D拓扑重组的全产业链协同战 逻辑折叠首次将封装颗粒度从模块级下探到单元级 数十年来，产业链通过改进封装技术持续缩短信号传输的物理距离。最早是HBM（2013年起），将多个DRAM芯片通过硅通孔（TSV）垂直堆叠，解决了存储带宽瓶颈。随后是扇出型封装（2016年前后，以台积电InFO为代表），在芯片四周用塑封料扩展出额外面积，实现了更低成本的中等密度互连。进一步的是2.5D封装（2015至2020年快速普及，以台积电CoWoS为代表），将多颗裸片（逻辑、I/O、HBM）并排放在硅中介层上通过中介层布线连接。在此基础上，Chiplet设计方法论将一颗大芯片功能拆分为多个较小的功能裸片，芯片间通信距离从板级（数厘米）压缩至片级（数毫米）。 3D堆 叠 （3D Folding） 最 早 出 现 在2020年 英 特 尔 的Lakefield处 理 器 中 。Lakefield首次引入Foveros 3D封装技术，通过微凸块（microbump）实现Die与Die之间的垂直堆叠。这是3D堆叠在消费级芯片上的首次硅验证，但受限于微凸块互连间距和极小的出货量，Lakefield在商业上并未成功。3D堆叠在消费级产品的规模化突破在2022年，AMD在Ryzen7 5800X3D中首次量产引入3D V-Cache，通过混合键合将一整层64MB SRAM垂直堆叠在CPU计算芯粒上，实现了缓存Die与逻辑Die的3D集成。与Intel Lakefield的微凸块路线相比，混合键合的互连密度高出一个数量级，证明了铜-铜直接键合的良率和可靠性已达商用门槛。但上述所有方案的共同特征是：堆叠颗粒度均为模块级，即一整块die扣在另一块die之上，门电路本身依然没有跨层分布。 华为提出的逻辑折叠（Logic Folding）与3D堆叠（3D Folding）的区别在于折叠的颗粒度和范围。逻辑折叠颗粒度从模块级下探到单元级：将关键路径上的门电路分布到两个垂直堆叠的有源层中，通过超细间距混合键合连接，实现关键路径信号线的物理长度缩短和寄生RC下降。华为表示，麒麟2026中搭载的逻辑折叠实现有意保持保守策略，华为规划的下一阶段是"全规模多层折叠"，即每个封装集成3~4个乃至更多有源层，将折叠范围从局部关键路径扩展至整颗芯片。 实测结果验证逻辑折叠的有效性。在保守策略下，晶体管密度从155提升至238MTr/mm²，一代内阶跃式增长55%，同等幅度以往需三年几何缩微迭代。SoC性能核能效提升41%，最高时钟频率提升近13%。跨上下两层的全局高速片上网络数据路径面积减少55%，时钟缓冲器数量减少超50%，时钟偏斜减少25%。SRAM操作频率提升40%以上；SRAM的访问速度、每比特能耗和面积强烈依赖于位线和字线长度，逻辑折叠直接缩短了这些关键物理路径。 从新产品路线来看，节奏更为清晰。2023至2025年的麒麟9000S、9020、9030Pro均为平面架构，频率从2.6GHz缓慢提升至2.75GHz。2026年首次切换逻辑折叠架构，频率跃升至3.1GHz。后续规划同样清晰：2027年3.39GHz、2028年3.71GHz、2029年突破4GHz。 资料来源：华为、交银国际 资料来源：华为、交银国际 先进封装：逻辑折叠落地的工艺底座 我们认为，逻辑折叠的落地高度依赖先进封装，两者有着高度的系统性协同设计关系。混合键合间距与顶层金属间距的比率（gear ratio）在实践中约需低于3，理想情况接近1，此时键合界面的冗余布线开销基本消失。以当前约720nm的顶层金属间距计算，混合键合间距需压缩至2μm以下。这一指标并非孤立存在，需配套四条工艺基线同步推进：优于0.5μm的套刻精度、低于1.5μm的TSV关键尺寸、低于6μm的TSV间距，以及智能冗余设计以保证近100%的键合良率。任何单一指标的突破都不足以解锁全规模折叠。 展望未来，逻辑折叠将从局部关键路径折叠演进为全规模多层折叠，即每个封装集成3~4个乃至更多有源层。这一跃迁依赖两大条件：低温混合键合技术持续压缩层间热预算约束，以及TSV着陆从顶层金属下移至M6。后者可释放超过30%的高层布线资源，为进一步缩短走线、降低时延创造空间。因此，先进封装将在逻辑折叠路线中长期扮演关键使能角色，其战略地位远超传统后道工序（封装、测试等晶圆制造完成后的加工环节）的定位。华为在论文中也明确指出，前文所论述的指标（混合键合间距<2μm、套刻精度<0.5μm、TSV关键尺寸<1.5μm、TSV间距<6μm、键合良率近100%）），无法由单一设备供应商独立达成，需要键合、刻蚀、量测和材料供应商多年的工艺协同。这意味着，先进封装产业链的价值释放不是"某一环节爆发"，而是一套围绕一系列指标的生态体系逐步成熟的过程。 资料来源：华为、交银国际 资料来源：华为、交银国际 EDA工具链：逻辑折叠的最大增量机遇 我们认为，逻辑折叠全面推广面临的主要制约来自EDA工具链。当前EDA工具诞生于二维芯片设计时代，核心思路是在"面积、时序、功耗"三个独立维度之间寻求折中。工程师先做完逻辑综合、再布线、再仿真，三维折叠带来的系统级延迟（τ）改善，在这一流程中只作为最后一步的副产品出现，而非贯穿全程的优化目标。 然而，全规模逻辑折叠的要求与此截然不同。它需要EDA工具将多层堆叠的裸