A 时间缩放理论对于多层电子系统：电子系统

核心观点与关键数据

• 摩尔定律的终结与 t scaling 的提出：传统基于几何缩放的摩尔定律已失效，成本上升、物理极限等因素导致单纯缩小晶体管尺寸无法持续提升性能。文章提出以“时间缩放”（t scaling）作为新的指导原则，将特征时间常数 t 作为统一优化目标，覆盖从晶体管到数据中心工作负载的十二个数量级。
• LogicFolding 技术验证：在移动 SoC 中，通过垂直堆叠的主动层分区数字、模拟和存储电路，实现 LogicFolding 技术。在固定制程节点下，晶体管密度提升 55%，功耗效率提升 41%。关键数据包括：晶体管密度从 155 MTr/mm² 提升至 238 MTr/mm²，SRAM 工作频率提升 40%，CPU 核心频率提升 13%，数据通路面积减少 55%。
• AI 数据中心中的 t scaling：通过 Unified Bus、Hi-ONE 和 3D Folding 技术，在 AI 系统中实现 t scaling。关键数据包括：远程访问延迟从微秒级降至 100 ns（减少 500 倍），Hi-ONE 带宽达 8 Tb/s，SerDes 传输距离从 100 cm 减少至 5 cm，AI 硬件集成度预计到 2035 年提升 100 倍以上。
• 逻辑与存储的重新融合：AI 发展推动逻辑和存储重新走向紧密集成，改变供应链权力格局，存储和封装供应商将发挥更大作用。
• 未来展望与挑战：预计到 2029 年 CPU 频率达 4 GHz 以上，到 2035 年 Kirin SoC 效率翻倍，AI 硬件集成度提升 100 倍。面临的主要挑战包括：工具链和方法论、晶圆间工艺差异、垂直互连开销、能源效率等。

研究结论

t scaling 是继 Dennard 缩放后首个覆盖整个计算栈的统一优化目标原则，通过在各个层级系统性地减少特征时间常数 t 来实现性能提升。LogicFolding 和 AI 数据中心技术验证了 t scaling 的有效性，预示着电子系统发展进入以时间优化为核心的加速时代。未来需要跨行业合作解决工具链、工艺差异、能源效率等挑战，以推动 t scaling 的广泛应用。