多层电子系统的时间缩放理论

电子系统 何挺博 华为 摘要 六十年间，摩尔几何缩放推动了半导体的发展。这一行业格局已不再适用：纯粹依靠尺寸缩小的回报已趋于平缓，尖端设计的预算已超过每片十亿美元，最先进制程中每晶体管的成本已不再下降。这一观点主张一种继摩尔定律之后的缩放原则——τ缩放——它将时间本身，而非晶体管面积，作为衡量进步的主要指标，采用单一特征时间常数τ作为跨越十二个数量级的统一优化目标，从开关晶体管到数据中心工作负载。文中介绍了两次大规模生产规模的演示。在一款移动SoC上，LogicFolding——一种将数字、模拟和存储电路划分到垂直堆叠的活性层中的方法——在固定的器件节点上实现了晶体管密度55%的阶梯式提升和41%的能效增益。在AI系统中，一个协同设计的堆叠，包括内存语义统一总线织物、近封装Hi-ONE光输入输出以及边缘到表面的3D折叠，预计到2035年将硬件集成度提升100倍以上。更深层次的论点是方法论上的：τ缩放是自德纳定律以来，首个在整个计算栈中建立共同优化目标的原则。 Lead 自20世纪60年代中期以来，半导体行业以纳米来衡量其进步。每十八个月，晶体管就会缩小，频率就会升高，而每个逻辑门的成本就会下降。摩尔定律 它既是一种经验观察，又有助于建立一项行业共识，整个计算堆栈都是在此基础上构建的。但这项行业共识已不再适用。超越7纳米节点，几何缩放不再带来其历史上的红利。光刻工具正接近图案化的物理极限，EUV（极紫外光）设备折旧主导了晶圆成本，并且晶体管单价曲线已经趋于平缓——在某些情况下甚至逆转。对于那些获取最先进光刻技术的途径受限的组织而言，这种限制更早地变得具有约束力，并且压力也更加沉重。 因此，该行业面临的核心问题已发生改变。它不再是“晶体管还能缩小多少？”，而是“应该缩放什么，以及以什么目标为依据？” 过去六年，华为半导体公司的团队在移动SoC、AI加速器、系统织物和封装的硅基材料中对此问题进行了研究。结论是，答案不在于另一个节点，也不在于另一种晶体管架构，而在于主要优化目标的改变。这一观点认为，未来十年的电子系统演进不应由几何缩放来指导，而应由时间缩放来指导——即系统性地将单个特征时间常数τ在堆叠的每一层中减少，从晶体管在皮秒级的开关时间到数据中心工作负载在秒级的响应时间。 下文将阐述τ缩放的理由，将其既作为科学方法论，也作为工业路线图，并借鉴了2020年5月至2026年5月期间投入量产的381块芯片的经验教训。 几何时代终结 在其大部分历史中，半导体行业只有一个任务：让晶体管变得更小。戈登·摩尔在1965年的观察——晶体管密度大约每两年翻一番——十年后得到了罗伯特·登纳德的缩放理论的补充，该理论确立了电压和尺寸的按比例缩小可以维持恒定的电场。几何缩放和登纳德缩放共同带来了指数级的改进。 近半个世纪以来，其每瓦性能和每美元性能。 这种安排分两个阶段瓦解。大约在2005年， Dennard缩放率先被打破：电压不再与特征尺寸成比例缩放，暗硅时代随之开始。几何缩放则持续了更长时间，由鳍式场效应晶体管（FinFET）以及后来的环绕栅极（GAA）器件架构所支撑。然而，超过7纳米节点后，纯粹维度缩放的回报已趋于平缓。其原因现已广为人知：速度饱和将本征延迟对沟道长度的依赖从二次方降低为线性；局部互连的寄生电阻和电容越来越主导标准单元延迟预算；掩模成本、EUV设备折旧以及设计规则复杂性已将尖端芯片设计预算推至2纳米节点时，每片超过十亿美元。 经济后果同样不可避免。在先进制程节点上，每只晶体管的成本已趋于平缓，而在最前沿领域，成本现在正在上升。过去五十年来支撑该行业的契约——每一代产品晶体管数量更多且成本更低——已不再适用。 对于华为半导体而言，这次转型伴随着一个额外的限制条件：无法获得最先进的晶圆光刻设备。假设通过转向另一个技术节点就能解决问题，这种观点已不再可行。六年前，几何工艺路线图达到了平台期，这迫使人们思考一个更根本的问题——回顾来看，整个行业最终都将不得不面对这个问题。 ChinaXiv:202605.00224v12. 时间，而非空间：摩尔时代的真正货币 将其对最终用户的核心影响简化来看，摩尔定律从来不是根本关于几何学。更小的晶体管提升了系统性能，因为它们开关速度更快。更密集的互连提升了性能，因为信号穿越的距离更短。更高程度的集成提升了性能，因为数据跨越的边界更少。每一代技术本质上所提供的，都是时间的缩短——在设备层面从皮秒到纳秒，在芯片层面从纳秒到微秒，在系统层面从微秒到秒。空间缩放仅仅是压缩时间的工具。 一旦认识到这一点，一个显而易见的重新框架化方案便显现出来。时间本身应当被采纳为首要度量标准。可以在堆叠的每一层——晶体管、电路、芯片和系统——定义一个特征时间常数τ，并将其减小视为统一的优化目标。此时，几何缩放便成为众多减小τ的技术中的一种，而非唯一技术。 该原则称为τ缩放，在此被提议作为半导体演进的指导原则，以几何摩尔缩放为继承者。形式上，τ被视为一个分层结构，其分解为 和 ，其中 代表每个常数。每个路、芯片和系。 由其下方的以及在引入的和通信开共同成。的工作空间在时间上跨越大约十二个数量级（皮秒到秒），在空间上也有相似的范围（纳米到千米）。在每一，都有不同的机制可用于减少： • 晶体管：其本征开关延迟可通过提高迁移率、应力工程、高介电常数/金属栅极以及GAA架构来应对，并且越来越多地通过降低局部互连的寄生电阻和电容来实现，而如今这些寄生电阻和电容已使延迟超过了数倍的本征传输时间。 •Circuit:•Chip:•System:信号路径上的RC传播延迟，通过降低电阻率来解决导体、低介电常数电介质，以及——最重要的是——通过减少导线长度通过垂直整合。计算和内存访问延迟，通过架构选择和流水线加以解决深度、内存层次结构以及片上互连。端到端消息与同步时间，通过互联解决拓扑结构、协议栈和织物设计。 由此层叠的表述中，产生了一条有用的世代规则： 其中，缩放因子α具有应用特殊性而非普适性。迄今为止的生产经验表明，对于电源受限的移动设备，α约为每年1.3倍；对于安全至关重要的自主系统，α约为每年1.5倍；而对于AI工作负载，α高达每年10倍，其中吞吐量直接转化为经济价值。 τ之所以成为一种有用的首要指标，而非对现有指标的重新标签，是因为它在整个堆栈中都是相同的指标。频率、延迟、带宽和吞吐量都由τ在其各自层级上所调控。工艺技术专家、电路设计人员和系统架构师可以就同一数量，使用相同的单位进行辩论。τ是实现端到端堆栈协同优化的语言——而各层级独立优化的时代，以及时序作为残余问题出现的时代，已经结束。 3. 逻辑折叠：移动SoC应用实例 τ缩放的首个量产级测试在移动端进行。智能手机SoC是一个特例，即单颗芯片构成整个系统。无法实现多插槽并行；没有任何千节点互连可以掩盖一条慢速链路。所有交付给用户端的性能均源自单颗芯片，在几瓦的功耗封装下，且受限于手持设备形态所带来的热限制。 2020年之后，当对前沿节点的访问受到限制时，核心问题变成了：节点固定的情况下，如何在单个芯片上持续实现代际改进？ 浮现出来的答案被称为逻辑折叠。 定义。逻辑折叠是一种设计方法，它将数字、模拟和存储电路划分到垂直堆叠的多个活动层级中，遵循时间缩放原则，以共同优化性能、功耗和面积。 数字电路分为组合逻辑——寄存器之间的布尔网络——和时序逻辑——保持状态的触发器。数字系统的性能上限由相邻触发器级之间的关键路径延迟决定，而该延迟又主要受该路径上的互连RC值和门数影响。传统优化方法是将门放置在平面上，通过金属堆栈上的导线进行布线；导线越长，寄生RC值越大，关键路径就越慢。 逻辑折叠技术摒弃了平面假设。关键路径门电路分布在两个（最终会更多）垂直堆叠的活性层中，通过超细间距混合键合连接。从电路设计人员的角度来看，这两个层级表现得像一个单一的连续结构，单元跨越晶圆边界分布，仿佛它是一个额外的金属层。信号线显著缩短，寄生RC值急剧下降，时钟偏移得到收紧，并且芯片在相同的器件节点下以更高的时钟频率运行。 为帮助 LogicFolding 实现这些收益，保持混合键合节距与顶层金属节距之间的传动比相对较低是有利的——实践中大致低于 3，比率越低通常越好。鉴于当今顶层金属节距约为720 纳米，这相当于混合键合节距低于 2 微米——理想情况下达到约 1 的传动比，此时在键合界面处的鸟笼布线开销将有效消失。实现这一节距，连同所需的叠层精度（<0.5 微米）、TSV 缩放（CD 和 KOZ 小于 1.5 微米，节距小于 6 微米）以及良率（通过智能冗余可达 ~100%），需要供应商和合作伙伴生态系统中长达数年的工艺开发工作。 在麒麟2026上测得的结果是具体的： • 单一代品的晶体管密度以阶梯式增长，从155增至238 MTr/mm²（晶体管密度采用Kirin SoC设计公式计算，提升幅度达68%）——这一程度的改进此前需要三年时间才能通过几何2∗ℎℎ工及面利用放来。 上涨了近13%。 •55%一个跨越上下层的高速全局芯片上网络数据路径降低了数据路径占用空间提供更稳定的电力传输。 •.一种硅后时钟偏斜调整方案有助于超过5%的电池容量性能独立地 •.在SRAM上——其中访问速度、每比特能耗和面积很大程度上取决于位线——词行长度逻辑折叠缩短关键路径，降低每比特能耗，以及超过40%的运行频率增加 •在一个代表性处理核心上，双层折叠架构降低了时钟 buff25%按位计数超过50%时钟偏移，以及线长大约30% . 这些收益是在...固定设备节点，并非通过新的光刻步骤获得，而是 通过在三维空间中对逻辑分布进行拓扑重组。 The逻辑折叠麒麟2026年的实施交付策略是刻意保守的。混合- 键合胶 pitch 达到 1.5 μm；TSV 着陆仅比顶层金属低一步；折叠 是选择性地应用于关键关键路径，而不是应用于整个设计。即便如此， CPU性能-核心频率恢复至3.1吉赫今年 ChinaXiv:202605.00224v1在未来十年内，LogicFolding预计将从局部关键路径折叠发展到全尺寸、多层折叠——每个封装包含三、四层及更多主动层——这得益于低温混合键合（放宽各层间的热预算）以及TSV着陆点从顶层金属向下迁移至M6，后者释放了超过30%的高级布线资源。从2026年到2035年，晶体管密度预计将提升至400 MTr/mm²及以上。同时，LogicFolding使麒麟能够大幅提高CPU核心频率，并为4 GHz及以上（见表1）铺平道路。该路线图是可行的，从成本角度来看，具有经济可行性。 侧边栏A——逻辑折叠概览 • 混合键合间距：小于2微米（Kirin 2026为1.5微米；目标齿轮比约1）• 叠层精度：小于0.5微米 4. 从皮秒到微秒：AI数据中心中的τ缩放 ChinaXiv:202605.00224v1一个自然的问题是，在毫瓦级智能手机领域发展起来的原则能否成功应用于人工智能训练和推理的吉瓦级领域。人工智能工作负载占据了τ谱的另一端：不是单个芯片，而是数百或数千个芯片协同工作，如同一个机器，其总计算能力在过去十年中增长了约六个数量级。答案是肯定的——前提是τ被视为一个系统级目标，并应用于整个链条，而不是单个加速器内部。 τ 论证中的 AI 方面由两个事实塑造。首先，AI 系统持续增长——从一片芯片，到几十片，到几百