多层电子系统的时间缩放理论

系统 何挺博 华为技术有限公司 摘要 六十年间，摩尔几何缩放推动了半导体的发展。这一行业格局已不再适用：纯粹依靠尺寸缩小的回报已趋于平缓，尖端设计的预算已超过每片十亿美元，最先进制程中每晶体管的成本已不再下降。这一观点主张一种继摩尔定律后的新缩放原则——τ缩放——它将时间本身，而非晶体管面积，作为衡量进步的主要指标，采用单一特征时间常数τ作为跨越十二个数量级的统一优化目标，从开关晶体管到数据中心工作负载。文中介绍了两次大规模生产规模的演示。在一款移动SoC上，LogicFolding——一种将数字、模拟和存储电路划分到垂直堆叠的活性层中的方法——在固定器件节点下实现了55%的阶梯式晶体管密度提升和41%的功耗降低，同时性能相当。在AI系统上，一种协同设计的堆叠，包括内存语义统一总线织物、近封装Hi-ONE光学I/O以及边缘到表面的3D折叠，预计到2035年将硬件集成度提升100倍以上。更深层次的论点是方法论上的：τ缩放是自德纳定律以来首个在整个计算栈中建立共同优化目标的缩放原则。 关键词 τ缩放，逻辑折叠，齿轮比，晶圆对晶圆混合键合，统一总线，Hi-ONE 1 简介 自20世纪60年代中期以来，半导体行业以纳米为单位衡量进步。每十八个月，晶体管就会缩小，频率就会升高，而每个逻辑门的成本就会下降。摩尔定律既是一种经验观察，也帮助确立了整个计算栈所依赖的行业共识。但这一行业共识已不再适用。超越7纳米节点后，几何缩放不再带来其历史上的红利。光刻设备的制版能力已接近物理极限，EUV光刻设备折旧成本主导了晶圆成本，每个晶体管的成本曲线已趋于平缓——在某些情况下甚至逆转。对于那些获取最先进光刻技术的途径受限的组织而言，这种限制更早地变得具有约束力，并且压力也更为沉重。 因此，该行业面临的核心问题已发生改变。它不再是“晶体管还能缩小多少？”，而是“应该缩放什么，以及以什么目标为依据？” 过去六年里，华为半导体公司的团队在移动SoC、AI加速器、系统互连和封装等领域，就硅基材料中的这一课题进行了研究。结论是，答案不在于另一个制程节点，也不在于另一种晶体管架构，而在于主要优化目标的转变。这一观点认为，未来十年的电子系统演进不应由几何缩放主导，而应由时间缩放引领——即系统性地将单个性态时间常数τ在堆叠的每一层中降低，从晶体管皮秒级的开关时间到数据中心工作负载的秒级响应时间。 τ缩放方案的论证将在下文展开，它既是一种科学方法论，也是一条工业路线图，借鉴了2020年5月至2026年5月期间投入量产的381块芯片所积累的经验。 2 几何时代的终结 在其大部分历史中，半导体行业只有一个任务：让晶体管变得更小。戈登·摩尔在1965年的观察——晶体管密度大约每两年翻一番 数年之後——十年后，罗伯特·邓纳德的缩放理论补充了这一理论，该理论确立了电压和尺寸的按比例缩小能够维持恒定的电场[1, 2]。几何缩放与邓纳德缩放相结合，为近五十年带来了每瓦性能和每美元性能的指数级提升。 这一安排分两个阶段瓦解。大约在2005年， Dennard缩放率先被打破：电压不再与特征尺寸成比例缩放，暗硅时代随之开始。几何缩放则持续了更长时间，由鳍式场效应晶体管（FinFET）以及后续的栅全环绕（GAA）器件架构所支撑。然而，超过7纳米节点后，纯粹维度缩放的回报已趋于平缓。其原因现已得到充分论证：速度饱和将本征延迟对沟道长度的依赖关系从二次方降低为线性；局部互连的寄生电阻和电容越来越主导标准单元延迟预算；掩模成本、EUV设备折旧以及设计规则复杂性已将尖端芯片设计预算推至2纳米节点时每片超过10亿美元[3-8]。 经济后果同样不可避免。在先进制程节点上，每只晶体管的成本已趋于平缓，而在最前沿领域，成本现在正在上升。支撑过去五十年的行业共识——每一代产品晶体管数量更多、成本更低——已不再适用。 ChinaXiv:202605.00224v2对于华为半导体而言，这一转型伴随着额外的限制：无法获得最先进的晶圆光刻设备。假设通过转向另一个技术节点就能解决问题，这种想法已不再可行。六年前，几何尺寸发展路线图遭遇瓶颈，迫使人们思考一个更根本的问题——回顾来看，整个行业最终都将不得不面对这个问题。 3 时间，而非空间：摩尔时代的真正货币 简化到对最终用户的核心影响，摩尔定律从来不是根本关于几何学的。更小的晶体管提升了系统性能，因为它们开关速度更快。更密集的互连提升了性能，因为信号穿越的距离更短。更高集成度提升了性能，因为数据跨越的边界更少。每一代... 其本质，即时间的缩短——设备层面从皮秒到纳秒，芯片层面从纳秒到微秒，系统层面从微秒到秒。空间缩放仅作为压缩时间的工具。 一旦认识到这一点，一个显而易见的重新框架化方案便显现出来。时间本身应当被采纳为首要度量标准。可以在堆叠的每一层——晶体管、电路、芯片和系统——定义一个特征时间常数τ，并将其减小视为统一的优化目标。此时，几何缩放便成为众多减小τ的技术中的一种，而非唯一技术。 该原则称为τ缩放，在此被提议作为半导体演进的指导原则，取代几何摩尔缩放。形式上，τ被视为一个分层结构，其分解为 其中，、、 和 分代表晶体管、通道、芯片和系的常数。每个 的 τ 由其下方的各以及引入的和通信开共同成。如1所示，τ 的工作空间在时间上跨越了大约十二个数量级（皮秒到秒），在空间上也有相当的跨度（纳米到千米）。在每个层，都有不同的机制可用于减少 τ： ChinaXiv:202605.00224v2• 晶体管：其本征开关延迟可通过提高迁移率、应力工程、高介电常数/金属栅极以及GAA架构来改善，并且越来越多地通过减小局部互连的寄生电阻和电容来实现，现在这些寄生电阻和电容已超过本征传输时间数倍[6, 7]。 •Circuit:•Chip:信号路径上的RC传播延迟，通过降低电阻率来解决导体、低介电常数电介质，以及——最重要的是——通过减少导线长度通过垂直整合[9, 10]计算和内存访问延迟，通过架构选择和流水线加以解决 深度、内存层次结构以及片上互连结构[11]。 • 系统：端到端消息与同步时间，通过互连拓扑、协议栈和织物设计解决[12]。 其具有空间维度，并划分为四个层级：晶体管、电路、芯片和系统。 由此层叠的表述中，产生了一条有用的世代规则： ChinaXiv:202605.00224v2下标 n 和 n+1 分别表示当前代和下一代。根据不同行业部门各异的市场压力和优化优先级，我们提出年扩展因子是针对特定应用的，而非通用的。不同的行业部门需要由独特的应用约束驱动的不同加速因子。我们预测，在未来十年中，受功耗和热预算限制的移动设备的年扩展因子将约为 1.3，需要安全关键实时响应的自动驾驶系统的年扩展因子将为 1.5，而在人工智能（AI）令牌生成中，吞吐量直接转化为经济价值，其年扩展因子最高可达10。 整个堆栈采用相同的度量标准。频率、延迟、带宽和吞吐量在其各自层级上均由τ所控制。工艺技术专家、电路设计人员和系统架构师可以针对同一量值，使用相同的单位进行讨论。τ是实现端到端堆栈协同优化的语言——而各层级独立优化的时代已经结束，时序问题已成为一个遗留问题。 4 逻辑折叠：移动SoC验证案例 τ缩放的首个量产级测试在移动端进行。智能手机SoC是一个特例，即单颗芯片构成整个系统。无法实现多插槽并行；没有任何千节点互连可以掩盖一条慢速链路。所有交付给用户性能均源自单颗芯片，在几瓦的功耗封装下，且受限于手持设备形态带来的热限制。 2020年之后，当对前沿节点的访问受到限制时，核心问题变成了：节点固定的情况下，如何在单个芯片上持续实现代际改进？ 浮现出来的答案被称为逻辑折叠。 定义。逻辑折叠是一种设计方法，它将数字、模拟和存储电路划分到垂直堆叠的多个活动层级中，根据时间缩放原则（图2）共同优化性能、功耗和面积。 数字电路分为组合逻辑——寄存器之间的布尔网络——和时序逻辑——保持状态的触发器。数字系统的性能上限由相邻触发器级之间的关键路径延迟设定，而关键路径延迟又主要受该路径上的互连RC值和门数量所主导。传统优化方法将门放置在平面上，并通过金属堆栈上的导线进行布线；导线越长，寄生RC值越大，关键路径就越慢。 最终（可能还有更多）垂直堆叠的主动层，通过超细间距混合键合连接。从电路设计人员的角度来看，这两层表现得像一个单一的连续织物，单元分布跨越晶圆边界，仿佛它是一个额外的金属层。信号线显著缩短，寄生RC急剧下降，时钟偏移收紧，并且芯片在相同的器件节点上以更高的时钟频率运行。 要充分发挥LogicFolding的架构优势，保持混合键合层与顶层金属布线层之间较低的间距比（通常称为“齿轮比”）至关重要。随着垂直互连间距接近顶层金属层的尺寸，优化目标的本性会发生根本性转变。历史上，当垂直互连间距远小于顶层金属间距时，设计空间从根本上被限制为一个离散优化问题。设计人员在宏观层面手动定义分区边界，将整个功能块分配到特定的芯片上[13-18]。芯片间连接的粗糙粒度迫使采用离散块分配方法，该方法在计算上是可行的，但并非全局最优。这里提出的LogicFolding定位为一个连续优化问题，其中细粒度的垂直集成使设计空间能够在远高于功能块分辨率的层面上进行探索，为垂直维度上电路的全局协调优化打开了大门。随着焊盘间距通过逐步缩小而增加，从电路连接性的角度来看，晶圆在实际上被越靠越近。这使优化成为可能 空间从离散过渡到连续，需要使用先进的自动化设计工具。值得注意的是，虽然顺序三维集成理论上通过逐层制造器件层可以提供最终的细粒度器件或标准单元粒度，但目前它面临着显著的制造瓶颈[19-22]。最关键的是，由于顺序制造过程固有的严格热预算限制，底层器件极易因性能退化。作为一种商业可行的实现方式，LogicFolding通过利用成熟的、先进晶圆对晶圆混合键合，实现了连续优化的必要低传动比。 实际上，LogicFolding要求齿轮比低于约3，较低的比值通常更好。以目前约720纳米的顶级金属间距为例，这意味着混合键合间距需低于2微米——理想情况下齿轮比约为1，此时在键合界面处的鸟笼布线效果将完全消失。要实现这一间距，连同所需的叠层精度（<0.5微米）、TSV缩放（CD和KOZ小于1.5微米，间距小于6微米）以及良率（通过智能冗余可达约100%），都需要供应商和合作伙伴生态系统中长达数年的工艺开发工作。 在将麒麟2026的测量结果与2025年麒麟9030 Pro基准进行比较时，结果提供了具体的实际证据。尽管两者都采用相同的成熟制程节点制造，但基准采用了传统的平面设计，而麒麟2026则采用了LogicFolding技术。 ChinaXiv:202605.00224v2T h i sv e r s i o n p o s t e d 2 0 2 6 - 0 7 - 0 3 .• 单一代产品中，晶体管密度从155提升至238 MTr/mm²，呈阶梯式增长（晶体管密度按公式计算，提升幅度达68%），这一改进程度此前需要三年时间的几何2C C C C C C C C C C C C C C C C CC C C C C C C C C C C C C C C C C C C C C C C C C C C C C C C C C C C C C C C C C C CC C C C C C C C C C C C C C C C C C C C C C C C C C C C C C C C C C C C C C C C C C CC C C C C C C C C C C C C C C C C C C C C C C C C C C C C C C C