集成芯片与芯粒技术白皮书（第二版）——集成芯片：集成电路的“新能源车时刻”

集成芯片技术通过将晶体管集成制造为特定功能的芯粒，再通过硅中介层集成制造为芯片，有效突破芯片制造的面积墙瓶颈。这种技术将引导集成电路设计进入“分解-组合”新范式，通过芯粒级的IP复用/芯粒预制组合，突破规模爆炸下的设计周期制约，实现芯片的敏捷设计，从而推动芯片集成度和算力持续提升。

集成芯片与芯粒技术的发展趋势包括：集成芯片尺寸持续增大，光I/O推动CHIPLET算力网络架构创新，HBM成为第一个通用芯粒，可配置性不断增强，大模型应用催生近DRAM的集成芯片新形态，混合键合推动节距向百纳米持续微缩，ABC集成模式开始应用，玻璃、碳化硅等新材料中介层出现，提升尺寸和可靠性，3.5D集成成为先进封装演进的关键路径，芯粒化设计在旗舰手机芯片中开始应用，芯粒与RISC-V共建新型计算生态。

报告重点分析了集成芯片与芯粒技术的核心内容，包括其作为集成电路性能提升的第三条路径的技术原理和优势。同时，报告详细分析了芯粒集成范式的发展现状，涵盖2.5D和3.5D两种集成方式的技术特点、芯粒数量和种类的发展趋势、中介层材料和技术演进、互连节距和带宽能力提升等方面。此外，报告还探讨了集成芯片与芯粒技术的发展趋势，以及中美两国在集成芯片发展路径上的差异。

集成芯片与芯粒技术的市场现状表现为芯粒集成范式的发展已形成三类主要技术路线：2.5D以硅中介层/有机中介层或扇出RDL为核心实现多芯粒横向并排互连；3.5D则结合2.5D的横向扩展与3D的高密度垂直互连，形成混合集成体系。芯粒数量从2022年的10个左右发展到2025年的64个左右，芯粒种类也从同构向异构多样化发展。中介层的面积持续增大，材料也从硅扩展到了玻璃等。互连节距已突破0.3μm，混合键合技术快速演进，小于0.1μm/亚μm的节距逐步实现，芯粒间互连性能已可媲美芯片内互连线性能。单路互连带宽突破Tbps级别，使得集成芯片间的互连带宽能力可与SoC内部的跨模块互连带宽的延迟相比较。

投资集成芯片与芯粒技术需注意的技术风险包括：芯粒集成技术的复杂性和高成本可能导致大规模商业化应用受阻；芯粒之间的互连技术仍需持续突破，以实现更高性能和更小尺寸的集成；新材料的应用可能存在技术成熟度和成本控制的风险。此外，中美在集成芯片发展路径上的差异也可能带来政策和技术路线选择的风险。市场竞争加剧可能导致技术领先企业的优势被削弱，投资者需关注技术迭代和市场竞争的动态变化。