集成芯片与芯粒技术白皮书（第二版）——集成芯片：集成电路的“新能源车时刻”

（第二版） 集成芯片：集成电路的“新能源车时刻“ 集成芯片前沿技术科学基础专家组中国计算机学会集成电路设计专业委员会中国计算机学会容错计算专业委员会 致谢 在本白皮书的编写过程中，国内多位集成芯片和芯粒领域专家参与了讨论和编写，他们的专业知识和科学洞察对于白皮书的形成和定稿起到了重要作用。主要参与专家包括（按姓氏拼音排序）：陈迟晓（复旦大学），陈晓明（中国科学院计算技术研究所），郭宇铮（武汉大学），韩银和（中国科学院计算技术研究所），江文宁（复旦大学），金仁喜（中国科学院微电子研究所），刘琦（复旦大学），马恺声（清华大学），祁楠（中国科学院半导体研究所），王梦迪（中国科学院计算技术研究所），王启东（中国科学院微电子研究所），王颖（中国科学院计算技术研究所），杨帆（复且大学），尹捷明（南京邮电大学），詹启伟（浙江大学），张召富（武汉大学），张啸宇（中国科学院计算技术研究所）。在此，对参与本白皮书编写工作的所有同仁表达由裹感谢。 说明： 本白皮书基于“集成芯片前沿技术科学基础”专家组组织的多次讨论内容，由秘书组全体成员共同整理和编写而成。在编写过程中，为了更全面地呈现本领域相关技术，编写组增加了部分技术调研内容和趋势判断分析。集成芯片作为一个新兴领域，其涉及的概念和技术仍处于不断发展之中，我们也意识到本白皮书中可能存在内容阐述不够充分、不够系统的问题，也诚愿欢迎提出宝贵建议。 联系人：韩银和（中国科学院计算技术研究所），秘书组组长 目录 Contents 致谢 集成芯片和芯粒的相关定义 1、集成芯片是集成电路性能提升的第三条路径2、集成芯片将引导集成电路设计的“分解－组合”新范式3、集成芯片十大技术难题回顾 二、集成芯片与芯粒技术发展现状 1.12.5D集成范式的国内外现状1.23D/3.5D集成范式的国内外现状1.3三维集成范式的发展趋势分析 2、芯粒发展现状.10 2.1芯粒数量112.2芯粒种类13 3、中介层发展现状15 3.1中介层的国内外发展现状163.2中介层发展趋势分析 4、键合工艺发展现状 4.1W2W混合键合204.2D2W混合键合..23 5、芯粒间互连发展现状24 5.2互连标准26 6.1多场仿真286.2布局布线 三、集成芯片与芯粒发展的十大趋势34 1、集成芯片尺寸持续增大342、光I/O推动CHIPLET算力网络架构创新353、HBM成为第一个通用芯粒，可配置性不断增强364、大模型应用催生近DRAM的集成芯片新形态，375、混合键合推动节距向百纳米持续微缩386、ABC集成模式开始应用7、玻璃、碳化硅等新材料中介层出现，提升尺寸和可靠性398、3.5D集成成为先进封装演进的关键路径Ot9、芯粒化设计在旗舰手机芯片中开始应用10、芯粒与RISC-V共建新型计算生态 1、项目布局对比132、技术路线特点和趋势2.1规模扩展路径：Scale-outvs.Scale-up432.2设计方法学：自上而下的构造法VS.自下而上的堆叠法142.3指令集与开源政策：RISC-V开源生态VS.ARM/x86闭源体系442.4存储集成路径：堆叠DRAM技术路径为主VS.HBM技术路径为主C2.5芯粒生态构建：开源开放VS.小院高墙.452.6产业链格局：自主可控、多元协同Vs.美国主导、盟友配套3、未来格局演化展望4、结论46 参考文献47 前言 芯粒是算力提升的重要途径，国家自然科学基金委员会在2022年启动本方向研究。集成芯片是刘明院士、孙凝晖院士等针对芯粒集成这一芯片新形态提出的概念，这也是中国科学家在集成电路领域提出的方向性原创定义，被全国科学技术名词审定委员会评为2024年度计算机科学技术十大学科前沿热点词，同时还以芯粒和集成芯片为主题已经召开了3次规模较大的会议。在这一背景下，于2023年发布了集成芯片和芯粒白皮书第一版，对这一方向的主要趋势和研究内容进行了阐述，得到了大量关注。 当前，芯粒和集成芯片技术已经发展成了芯片算力提升的主要路径，而不是仅仅作为工艺落后的情况下算力提升的缓冲路径。观察到，从2022年开始，芯粒集成芯片发展变得愈发迅速，并呈现出以下态势： 1、从集成架构来看，2.5D和3D的演进路径进一步清晰，横向和纵向的双向扩展成为不同芯片在PPA扶择上所采用的优化策略。 2、从芯粒来看，不同种类的芯粒正逐步发展起来，芯粒数量也从2022年的10个左右发展到2025年的64个左右。 3、从中介层来看，为了集成更多芯片，中介层的面积越来越大。中介层的材料也有所扩展，从硅扩展到了玻璃等材料。 4、从集成工艺来看，互连节距已突破0.3μm，混合键合技术快速演进，小于0.1μm/亚μm的节距逐步实现，使得芯粒间互连性能逐渐媲美芯片内互连线性能。 5、从互连来看，单路互连带宽突破Tbps级别，这使得集成芯片间的互连带宽能力，已可与SoC内部的跨模块互连带宽的延迟相比较。 6、从EDA来看，多场协同仿真成为一个大趋势，多光罩拼接，前后端工艺和技术的进步，推动集成芯片上芯粒数自的持续增加 和美国DARPA项目推动的Chips或3D-IC相比，集成芯片重大研究计划目标聚焦，以大算力芯片为牵引，通过芯粒数的扩展，持续提升晶体管数量，通过原型研制和算法开源，自的是推动先进的芯粒集成芯片技术体系建设，为中国芯片的发展注入关键力量。 如把集成电路和汽车产业相比较，光刻机相当于十分关键且重要的发动机，集成芯片是新形态的芯片，是变革生态的新能源车。芯粒集成与尺寸微缩相辅相成，犹如新能源车与燃油车的关系，互有优势，混动和增程依然是重要选择。随着近存集成芯片、HBM、晶圆级等技术的快速发展，芯粒集成成为集成电路一股强大的发展力量和算力提开路径，推动集成电路进入“集成芯片”时代。 集成芯片和芯粒的相关定义 传统集成电路是将通过将大量晶体管集成制造在一个硅衬底的二维平面上而形成的芯片。集成芯片是指先将晶体管集成制造为特定功能的芯粒（Chiplet），再按照应用需求将芯粒通过硅中介层集成制造为芯片。其中，芯粒（Chiplet）是指预先制造好、具有特定功能、可组合集成的晶片（die），也有称为“小芯片”，其功能可包括通用处理器、存储器、图形处理器、加密引擎、网络接口等。硅中介层（SiliconInterposer），是指在集成芯片中位于芯粒和封装基板（Substrate）之间连接多个芯粒且基于硅工艺制造的载体，也有称为"硅转接板"、“中介层”。硅中介层通常包含多层、高密度互连线网络、硅通孔(TSV)和微凸点，保证了电源、数据信号在芯粒之间和封装内外的传输，而且可以集成电容、电感等无源元件和晶体管等有源电路。 集成芯片设计对比传统的集成电路单芯片设计可实现如下突破：首先，它可实现更大的芯片尺寸，突破目前的制造面积局限，推动芯片集成度和算力持续提升；其次，它通过引入半导体制造工艺技术，突破传统封装的互连带宽、封装瓶颈；最后，它通过芯粒级的IP复用/芯粒预制组合，突破规模爆炸下的设计周期制约，实现芯片的敏捷设计。 1、集成芯片是集成电路性能提升的第三条路径 从技术上看，目前主要有三条提升芯片性能的发展路径。 第一条路径是通过将晶体管的尺寸不断微缩实现集成密度和性能的指数式提升，也被称为遵循“摩尔定律”的发展路径。随着集成电路工艺进入5nm以下，尺寸微缩接近物理极限，单纯依靠缩小晶体管尺寸提高芯片性能的空间变小，同时带来了成本与复杂度的快速提高。芯片散热能力、传输带宽、制造良率等多种因素共同影响，形成了芯片功耗墙、存储墙、面积墙等 瓶颈，限制了单颗芯片的性能提升。可以说，摩尔定律的放缓已成为国际和我国集成电路发展的重大挑战。 第二条路径是通过发展新原理器件，研发新材料，实现单个晶体管器件的性能提升。随着铁电存储器FeRAM、阻变存储器RRAM、磁存储器MRAM、相变存储器PCM、铁电晶体管FeFET等多种新原理器件的发展，结合宽禁带半导体、二维材料、碳纳米管等新材料的研究，探索超越传统CMOS器件性能/能效的新型器件和突破冯诺依曼架构的新型计算范式成为一个重要的研究领域。然而，新原理器件是面向未来的芯片性能提升发展路径，从科学研究到实际应用的周期通常较长，难以在短时间内解决当前高性能集成电路芯片受限的挑战。 随着技术体系和产业生态逐渐构建，集成芯片将发展为芯片性能提升的第三条主路径。芯片的性能主要取决于芯片集成的晶体管规模，而晶体管规模又取决于芯片制造面积。集成芯片路径能够有效突破芯片制造的面积墙瓶颈。芯片的“面积墙”，是指单颗芯片的制造面积受限于光刻机可处理的极限尺寸和良率。一方面，最先进的高性能芯片（如NVIDIAH1OOGPU等）面积正在接近光刻面积极限。同时，单芯片良率随面积增长快速下降，在高成本的先进工艺下，该问题更加具有挑战性。集成芯片能够通过多颗芯粒与中介层的2.5D/3D集成，突破单芯片光刻面积的限制和成品率随面积下降的问题，成为进一步提升芯片性能的可行路径。 另一方面，集成芯片技术是一条不单纯依赖尺寸微缩路线提升芯片性能的重要途径，在短期内难以突破自主EUV光刻机和先进节点制造工艺的情况下，可以提供一条利用自主低世代集成电路工艺实现跨越1-2个工艺节点的高端芯片性能的技术路线。 -中科院计算技术研究所在"BigChip"一文中提出的集成芯片“算力-面积扩展定律”，将芯片性能表示为： Performance=D×A×E 其中，D表示晶体管密度，主要受制造工艺和器件技术影响；A表示芯片面积，反映芯片可集成的资源规模：E表示体系结构效率，反映单位晶体管所能发挥的性能水平。该模型表明芯片性能提升主要来源于晶体管密度提升、芯片面积扩展以及体系结构优化三个方面。 在当前发展阶段，受先进工艺获取和工艺演进速度限制，晶体管密度D难以在短期内实现大幅增长；同时，体系结构效率E的提升依赖长期的架构创新和软硬件协同优化，其增长也具有渐进性特征。因此，在未来一段时期内，通过扩大芯片面积A提升集成规模，将成为推动集成芯片性能持续增长的重要途径之一 集成芯片的第三条路径与尺寸微缩、新原理器件的前两条路径并不互斥。三条路径分别从不同的维度提升芯片性能，并能够相辅相成。集成芯片能够根据应用的性能、功耗、成本等需求进行合理的功能划分，最优化各个芯粒的工艺节点。尺寸微缩路径为集成芯片中单个芯粒的性能提升和芯粒间互连带宽的提升提供了一个重要的设计维度；在制造工艺较为成熟之后，基于新原理器件的特定功能芯粒也可以引入到集成芯片中，为进一步的性能和功能提升提供发展驱动力。 2、集成芯片将引导集成电路设计的“分解－组合”新范式 与传统的集成芯片采用系统工程学的原理，发展自上而下构造法的集成电路设计新范式。自上而下意味着芯片结构适配应用特征，自上而下采用分解-组合-集成"的方法。根据应用特征，抽象分解成若干标准的芯粒预制件，将众多芯粒预制件，按照结构组合成不同应用领域的芯片，将芯片制造分解为芯粒预制件的制造和多芯粒集成。下例展示了处理器芯片采用集成芯片范式后的新流程： 集成芯片技术为解决芯片市场的碎片化、多样性挑战提供了一条新思路。除了具有核心优势的专用“芯粒”外，集成芯片设计厂商可以选择第三方的“芯粒”预制件形式提供的IP，通过半导体集成工艺将芯粒在一个封装体内相连接。上述需要与自己核心“芯粒”所选择的制程工艺进行绑定，又降低芯片设计难度，提升灵活性和效率，适应各种碎片化应用场景。商业上，上述方案仅对芯粒预制件的出货量提出需求，如CPU，蓝牙/Wifi模组等核心模块，可以大大降低商业成本，并规避单一芯片厂商可能造成的垒断风险。集成芯片为碎片化的万物智能、万物互连的人机物三元融合时代提供一种新的设计范式。 3、集成芯片十大技术难题回顾 2023年，在集成芯片和芯粒技术白皮书1.0版中，国家自然科学基金委集成芯片前沿技术科学基础重大研究计划计划专家组提出十大技术难题，希望这些问题能为集成芯片的发展起到牵引作用。 二、集成芯片与芯粒技术发展现