时间微缩替代几何微缩韬定律全解析20260812 导读

导读 2026年08月12日19:50 关键词 套定律 华为EDA摩尔定律3DIC华大九天 逻辑折叠 时延 晶体管级 电路级 芯片级 系统级 功耗效率 频率提升 三维重组 封装层面general热仿真 多物理场 数字芯片设计 全文摘要 华为在电子设计自动化（EDA）领域取得显著进展，特别是在三维集成电路（3DIC）技术方面，尽管目前的提升多依赖于人工而非成熟EDA软件，显示了对更高效设计方法的需求。中国本土EDA企业，如华大九天、广立微和盖伦，亦在快速发展，强调了中国在EDA技术，尤其是3DIC领域的能力提升和市场潜力。会议强调了中国半导体产业的积极前景及国产EDA工具的重要性，鼓励投资者关注这一关键领域的发展。 章节速览 l00:00华为套定律与EDA行业动态解析 会议回顾了华为套定律的本质及其在EDA领域的应用，包括V1和VR版本的发布与更新。套定律通过系统级技术落地，优化了晶体管、电路、芯片及系统性能，提升了密度、功耗效率、频率等关键指标。同时，讨论了华大九天、广东威盖伦等企业在EDA行业的最新进展，展现了与3D封装技术的异同。 l02:18 AI数据中心能耗与成本优化探讨 对话深入探讨了AI数据中心面临的能耗与成本问题，指出数据搬运能耗占比高、系统成本多集中在数据存储端等挑战。为解决这些问题，提出了统一总线、海曼进风刀光引擎和封装层面三维重组三项创新方案，旨在降低延迟、提升带宽和优化芯片设计，以实现能耗与成本的有效控制。 l03:59电路时延分析与华为优化实践 对话深入探讨了电路时延的两大来源：门店路和RC效应，并介绍了EDA软件在优化电路设计、减少时延中的作用。特别提到了华为当前采取的手动优化策略，即通过人工识别关键路径并调整设计来减少时延，展示了在缺乏自动化工具支持下的人工优化案例。 l07:57逻辑折叠技术与半导体产业发展探讨 对话深入探讨了逻辑折叠技术在半导体产业中的应用，特别是桥接密度与电路密度匹配的重要性，以及中国半导体行业在该领域的尝试与前景。当前，由于技术不成熟，桥接密度限制了电路性能，但华为通过优化上层与下层电路间隔比，展示了逻辑折叠的优势。随着头部芯片设计公司开始跟进，中国半导体产业有望通过协同创新，从设计到制造，再到设备端提出新要求，推动全球半导体产业发展。 l10:24 3DIC与折叠技术对EDA需求的影响及挑战 讨论了3DIC和折叠技术如何推动EDA工具的革新，指出这些技术对器件建模、逻辑综合算法、布局布线等各环节提出了全新需求。相较于传统缩小尺寸的路径，三维设计需要在理论层面进行根本性变革，如图论应用，从而对EDA工具开发提出更高要求。海外厂商尚未面临此类挑战，因其仍沿用尺寸缩小的发展策略。 l13:38华大九天在EDA市场的布局与战略伙伴华为的合作 华大九天通过收并购补全了全流程EDA工具，实现了与国际巨头的对标，其工具已成功应用于55纳米芯片设计。华为虽投入EDA研发但未独立发展，而是与华大合作，针对全新需求进行开发，专利和产品沉淀 于华大。华大九天的客户量显著增加，市场对其估值仍有提升空间。 l16:43半导体行业国产软件公司发展动态与市场前景 对话讨论了中国半导体行业内几家优秀国产软件公司的最新发展情况与市场前景。华大在数字形态设计领域占据领先地位，客户包括华为、海光等知名企业，预计未来收入将持续增长。广俐葳作为WAT领域的龙头，受益于AI驱动的扩产节奏，其收入增速显著，软件硬件收入均实现强劲增长。盖伦通过收购整合资源，上海国资支持下，预计未来收入将有50%左右的同比增速。整体来看，这些公司在国产替代的大趋势下展现出强劲的增长潜力。 问答回顾 发言人 问：华为提出的套定律是什么，它与摩尔定律有何异同？ 发言人答：华为提出的套定律是在摩尔定律基础上的一种实践维修理论，主要针对多层级电子系统。不同于摩尔定律通过缩小几何尺寸来提升性能，华为的套定律更侧重于通过系统级技术落地实现时间压缩，即缩短开关速度和传输距离，以目标为导向提升性能。华为的套定律在折叠方式上有所创新，采用晶体管级电路级、芯片级和系统级的综合方法，并通过移动SOC和AI数据中心两个工程验证案例展示了其在提升密度、功耗效率和频率等方面的显著效果。 发言人 问：在华为提出的套定律中，什么是general，并为何其重要？ 发言人答：在VR版本的套定律中，一个关键参数叫做general，它与电路时延的减少密切相关。在详细解释之前，先简述电路时延产生的原因，包括数字电路中的触发器在时钟到来时进行电平切换产生的时延，以及RC（电阻与电容）组件带来的时延。减少这些时延对于提高系统性能至关重要，而general就是在这样的背景下被引入的一个重要参数，旨在通过优化设计和EDA软件系统性地缩短关键路径，从而减少功能电路和RC组件带来的时延，实现整个系统的高效运行。 发言人 问：华为在芯片设计上是如何提升效率的？ 发言人答：现阶段华为采用的是手动优化的方式，设计人员通过人工找出关键路径并进行修改来提升效率。例如，他们会调整电路设计，如改变路径从平面上的AB到SAX到AAAAYBY再到CZ的方式，通过修改VELOG等具体设计来针对某一款芯片进行优化，并验证几款SOC的效果。这种提升效率的方式非常依赖于人工操作。 发言人 问：在芯片设计中，什么是general，并且它与电路密度有何关系？ 发言人答：general是指在芯片设计中两个电源并联时，通过中间帮顶进行互联的结构，类似桥梁或通道。由于现阶段这种桥梁的通道密度还不能做得非常密，就像南京长江大桥只有几座桥墩，对于车流量（即电路密度）而言远远不够。因此，若要充分发挥特定逻辑折叠的优势，就需要提高电路的密度，尤其是上层和下层布线的最小间隔（即金属球或其它元件间的最小距离）。 发言人 问：折叠技术的比值对性能有何影响？ 发言人答：当上层和下层的最小间隔为1比1时，可以实现一定的逻辑折叠优势。如果桥不够多，通过调整比例（如降至33比例），可以进一步优化。这意味着，随着对称性和折叠层次的增加，逻辑性能会有所提升。 发言人 问：中国是否有能力跟进并实现类似的芯片折叠技术？ 发言人答：根据调研，中国在这一领域有很大希望，不仅芯片设计公司开始尝试此类技术，封装厂和设备端也在协同进步。一旦成功实现，整个中国半导体产业将有望走向全球。 发言人 问：套定律或3DIC技术如何推动EDA层面的需求变化？ 发言人答：套定律或3DIC技术带来的新需求体现在多个环节。前端设计中，器件建模需要重新构建；逻 辑综合环节虽然名称不变，但算法需要巨大改变以适应新的三维结构；后端布局布线、动态数提取等环节也必须适应新的需求，各个工具都需要推倒重来或在原有基础上创新开发。这为EDA厂商带来了全新的挑战和机遇。 发言人 问：海外在芯片设计中是否也面临类似挑战，以及中国EDA市场的现状如何？ 发言人答：海外目前尚未面临三维折叠技术带来的类似挑战，他们仍沿用缩小尺寸的思路，逻辑上无需在EDA层面做出改变。而在中国国内EDA市场中，华大九天是主要的支柱，华为虽有投资合作，但目前华为内部并不做EDA，而是与华大合作开发满足华为全新需求的解决方案，专利或产品成果仍沉淀在华大集团。 发言人 问：华大在数字设计领域的布局情况如何？华山九天在半导体工具方面的变化是什么？ 发言人答：华大已经通过投资先行记完成了数字端的55纳米串联，意味着可以用华大提供的工具进行55纳米芯片的设计，并且计划进一步扩展到28纳米和7纳米工艺节点。此外，华大在数字设计领域的客户包括华为、海光、摩尔等公司，以及多个制造端的产线如长电、华虹等。华山九天近期通过国威集团的交易持股比例达到了华大控制下的20%到30%，成功补全了数字设计领域的最后一块版图布局。目前，华大已实现上市支出对全流程工具的99%布局，涵盖了设计、制造、验证三大类工具，并在国内市场上能够与详细KKN形成对标的竞争态势。 发言人 问：华大在WAT领域的情况如何？ 发言人答：华大在WAT（后道测试）领域占据绝对龙头地位，市场份额超过90%。其客户包括长信、长城、华鸿、中兴、华为等知名企业。今年WAT业务收入增速显著，尤其是在AI拉动下，客户的扩产节奏加快，带动了华大的收入快速增长。 发言人 问：盖伦公司及其收购情况怎么样？ 发言人答：盖伦公司已将其控制权转让给上海国资，后续将由上海国资逐步接手并支持。盖伦之前在PDK建模方面的需求旺盛，收购并表后，2026年的收入同比去年增速预计约50%。整体来看，公司的软件硬件收入增速良好，其中规划设计板块收入接近翻倍增长，基本面持续向好。 发言人 问：对于华大未来发展的看法如何？ 发言人答：华大在半导体工具领域的不断补足和完善，加上客户资源的积累，使其具备较强的发展潜力。预计未来几年中国半导体产业将进入快速发展期，而这几家质地优秀的国产软件公司将会在这个过程中扮演重要角色，值得长期看好。