半导体先进封装与光互联技术专题COUPE引领光电共封装新纪元

行业研究·行业专题 通信 投资评级：优于大市（维持） 证券分析师：熊莉021-61761067xiongli1@guosen.com.cnS0980519030002 投资摘要 紧凑型通用光子引擎COUPE（Compact Universal Photonic Engine）是台积电提出的针对硅光子集成与光电共封装（CPO）的通用解决方案。该技术跳过传统的微凸块封装，直接采用3D SoIC-X混合键合工艺，实现光子集成电路（PIC）与电子集成电路（EIC）的原子级高密度互连。COUPE从底层打破了传统可插拔光模块在400G+速率下的电信号衰减与功耗瓶颈行业实践数据表明，在同等速率下，COUPE较传统微凸块方案可降低40%的功耗；而在交换机系统级应用中，其可助力光互连功耗大幅降低70%。 传统网络架构正加速从前面板可插拔（FPP）向共封装光学（CPO）演进。在COUPE问世前，CPO光子引擎结构高度碎片化，面临良率、热管理与耦合损耗等多重挑战。台积电COUPE凭借其独家的底层制造工艺与全链路闭环的EDA生态，一举确立了其在超大算力集群高频光互连领域的底层物理标准地位。随着SerDes速率向200G/224G不断升级，极致算力需求推动COUPE技术步入快速商业化放量期。英伟达新一代800G/1.6T纯血CPO交换机（如Quantum-X800）已率先采用该技术架构，实现网络能效5倍提升。此外，博通推出的102.4 Tbps级TH6-Davisson交换机同样基于TSMC COUPE技术打造，标志着该方案已成为满足大规模AI集群横向扩展的核心标配。 投资建议：目前以COUPE为代表的3D光电共封装技术正处于产业化加速落地的关键拐点。随着头部算力客户订单的持续导入，掌握极微间距三维键合设备、亚微米级主动对准设备以及具备CPO先进封装与精密无源器件制造能力的厂商将率先迎来业绩爆发。 风险提示：AI发展及投资不及预期；行业竞争加剧；全球地缘政治风险；新技术发展引起产业链变迁。 目录 COUPE技术的架构演进与底层工艺01CPO封测的制造流程与核心设备02产业链各环节公司布局分析03投资建议04 一、COUPE技术的架构演进与底层工艺 光互连的演进：从分立走向共封装 传统前面板架构（FPP）存在功耗瓶颈：依赖长距离铜线传输电信号，高频信号衰减导致能耗攀升。ASE数据表明，其光电互连功耗介于20-30pJ/bit之间。 平面缩距方案（OBO/NPO）降低功耗的能力有限：缩短物理互连距离可降低功耗。将光学器件移至主板的OBO/NPO将功耗降至约20pJ/bit；平面封装方案面临工程局限：OBO/NPO仍受限于PCB材质的寄生效应；早期的2.5D平铺式CPO存在封装占用面积大、光纤耦合方案各异导致良率受限等工程挑战。 3D异构集成平台重构底层架构：台积电COUPE平台采用垂直堆叠技术，将电子芯片（EIC）直接置于光子芯片（PIC）上方。此架构将光电互连距离缩至微米级，在物理形态上契合算力集群对低功耗、高密度布线与标准化的技术指标要求。 资料来源：ASE官网，国信证券经济研究所整理 资料来源：LSOLINK公司官网，国信证券经济研究所整理 光电封装技术路径：从平面走向3D异质整合 三种光电集成封装方案各有不同技术特点，也分别存在对应的技术短板与应用优势。 2.5D平面封装有着明显的物理距离限制。光电芯片可以按照各自适配的工艺分开制作，但两款芯片平铺布置在同一块基板上，芯片之间毫米级的传输间距，无法规避寄生效应，也不能减少信号传输延迟。 单芯片一体化集成模式会出现工艺制程不匹配的问题。这种方式把光电芯片制作在同一片晶圆上，能够消除芯片间的传输距离。不过光子芯片只适合35纳米及以上的成熟工艺，和采用先进工艺的电芯片合并生产后，不仅会大幅抬高制造成本，还会拖累电芯片运算能力，同时降低产品生产良品率。3D异质整合模式可以平衡工艺适配性与传输距离两大问题。借助硅穿孔、混合键合技术实现芯片垂直堆叠，既能够让光电芯片分别使用适配自身的工艺制造，还能把信号传输距离缩短到微米级别，有效降低信号传输过程中的功耗与延迟问题。 资料来源：IDTechEx官网，国信证券经济研究所整理 CPO：先进封装-键合工艺解析 在CPO的制造流程中，垂直互连与芯片键合技术决定了信号的传输速率、模块的散热能力以及最终的物理尺寸。随着异构集成的深化，传统的互连工艺正面临严峻的物理极限，行业正加速向高密度、无凸块化的三维键合工艺演进。 资料来源：Science Direct -《Wafer Bonding》-Fig.9，国信证券经济研究所整理 资料来源：《Recent Progress of TGV Technology for High PerformanceSemiconductor Packaging》-Fig.2，国信证券经济研究所整理 CPO：先进封装-耦合工艺解析 耦合工艺是CPO制造过程里的关键环节，主要实现光纤与光子芯片的对接匹配。 该工艺直接影响光信号耦合效率、器件插入损耗，也决定着模块封装的难易程度。当下高速光互连对功耗控制、带宽密度的标准持续提高，常规的光纤阵列对准封装方式，很难同时把控装配精度与生产成本。 GC：封装简单、对准容差大，但耦合效率较低、带宽和偏振性能有限，适合规模化生产和晶圆级测试。EC：耦合损耗低、带宽大，但封装复杂、制造成本较高。 资料来源：《A review of silicon subwavelength gratings: building break-throughdevices with anisotropic metamaterials》-Fig.18，国信证券经济研究所整理 资料来源：应有光学《基于PDMS薄膜的等离子体光栅仿真分析》Fig.1，国信证券经济研究所整理 COUPE：台积电在硅光子领域的弯道超车 台积电布局硅光子市场时机较晚，为实现差异化竞争、规避传统光电封装的技术弊端，其依托自身先进封装技术优势，跳过单一晶片封装方案，推出COUPE紧凑型通用光子引擎技术，依托SoIC-X三维封装技术切入硅光子封装赛道，以此适配AI高速光互连高频宽、低功耗的发展需求。 在技术架构上，COUPE可通过SoIC-X三维封装技术实现不同制程光子积体电路与电子积体电路的互连整合；同时配备完整的制程设计套件（PDK），能够支撑光子电路设计、电光协同模拟与多波长建模工作，还研发出垂直光栅耦合与水平边缘耦合两种光学接口方案，有效提升芯片与光纤阵列模组的光耦合效率。在底层封装性能上，SoIC-X采用无凸块铜对铜直接混合键合方式，让晶片连接更为紧密，对比传统微凸块技术，可在同等传输速度下降低40%功耗，或在同等功耗条件下实现170%的速度提升。 SoIC-X相较CoWoS、InFO等主流封装技术，拥有更高的晶片互连密度，在高频宽、低功耗应用场景中优势显著，能够精准匹配当下AI高速光互连市场的核心需求。 资料来源：ISSCC 2021，国信证券经济研究所整理 资料来源：TSMC官网，国信证券经济研究所整理 资料来源：TSMC官网，国信证券经济研究所整理 不可复制的COUPE：台积电的核心优势剖析 商业与生态壁垒：为何对手难以跨越？ 底层工艺壁垒：SoIC-X混合键合的“降维打击” 全链路闭环的一站式交付：英伟达、博通等巨头已深度绑定其先进制程与CoWoS体系。COUPE被设计为无缝融入现有流水线的“终极插件”，锁死客户的供应链切换路径。 从“后道封测”到“前道制造”：摒弃传统微凸块（Micro-bump）。混合键合要求原子级平坦化（CMP）与超高洁净度，传统封测厂（OSAT）短期内难以跨越前道设备的制造鸿沟。 多物理场协同的EDA生态：联合Ansys、Synopsys打造独家COUPE仿真平台，解决严苛的热管理与电磁干扰，在芯片“图纸设计”阶段就与客户深度绑定。核心专利的全面超车：2024年台积电在美申请的硅光子核心专利数（50项）已达传统硅光巨头Intel的近两倍，正跃升为底层物理标准的制定者。 突破物理极限的I/O密度：台积电的SoIC混合键合，直接去掉了焊锡，让铜和铜在原子层面直接贴合，单位面积互连密度远超传统方案，成为满足极限算力吞吐的唯一解。 资料来源：TSMC官网，国信证券经济研究所整理 资料来源：TSMC官网，国信证券经济研究所整理 资料来源：Yole官网，国信证券经济研究所整理 二、CPO封测的制造流程与核心设备 CPO：封测环节流程介绍 CPO的封测流程以硅光子晶圆为起点，通过PIC与EIC的异构集成形成光子引擎，并进一步与交换ASIC进行共封装，最终完成光纤阵列耦合与系统级光学测试。 与传统光模块相比，CPO封装流程在三维互连、光电协同测试以及光纤高精度对准等环节具有更高的工艺复杂度。 资料来源：IEEE，国信证券经济研究所整理 资料来源：IEEE，国信证券经济研究所整理 CPO：封测环节流程设备介绍 资料来源：日月光官网，国信证券经济研究所整理 资料来源：EVG官网，国信证券经济研究所整理 CPO：封测环节流程设备介绍 资料来源：Teradyne官网，国信证券经济研究所整理 资料来源：FormFactor官网，国信证券经济研究所整理 CPO封测高技术壁垒环节及核心布局企业概览 PIC-EIC三维键合：这是整个CPO乃至硅光技术中最关键的环节之一。将光子集成电路和电子集成电路（如TIA/Driver）进行三维堆叠，需要使用微凸块甚至无凸块的铜-铜混合键合。这要求极高的对准精度、极佳的界面平整度，同时还要解决硅光芯片与CMOS芯片由于材质和功耗不同带来的热应力失配问题。 FAU光纤阵列贴装：光纤（FAU）与光子芯片边缘或表面的光栅耦合器对接时，需要进行“主动对准”（Active Alignment）。 这个过程需要亚微米级（Sub-micron）的超高精度，哪怕出现零点几微米的偏移，都会导致严重的光信号插入损耗。此外，用于固定的光学胶在固化和后续高温运行中不能发生形变，这对材料和设备的稳定性要求极高。 光子引擎与交换ASIC共封装：交换机ASIC尺寸巨大且发热量惊人（可达数百甚至上千瓦）。将温度敏感的光子引擎与这样的“大火炉”通过Flip-chip安装在同一个基板上，会带来极端的翘曲应力问题，同时对散热架构提出了前所未有的挑战。 资料来源：ScienceDirect《PolymerTesting》第125卷Fig.3，国信证券经济研究所整理 资料来源：Silicon Photonic Circuits-《On-CMOSIntegration, Fiber Optical Coupling, and Packaging》-Fig.18,国信证券经济研究所整理 英伟达新一代CPO交换机：基于TSMC 3D SoIC工艺 产品定位：以NVIDIA Quantum-X800 / Spectrum-X为代表的新一代800G/1.6T纯血CPO交换机。物理连接：核心交换ASIC（计算裸片）与多个3D堆叠的光引擎（CPO Engine）在同一基板上进行超短距高密度共封装。光引擎内部集成：采用了TSMC COUPE平台，引擎内部由EIC（如7nm电子驱动芯片）和PIC（如65nm光子集成电路）异构组成。核心收益：摒弃高功耗DSP并缩短走线后，插入损耗从22dB骤降至约4dB；据英伟达官方数据，网络能效提升高达5倍，且极大地降低了总拥有成本(TCO)。 资料来源：英伟达官网，国信证券经济研究所整理 资料来源：英伟达官网，国信证券经济研究所整理 博通TH6-Davisson：基于TSMC COUPE提升效能 H6-Davisson专为满足人工智能网络日益增长的需求而设计，是业界首款提供前所未有的102.4太比特/秒(Tbps)光交换容量的产品。其带宽是目前市面上所有CPO交换机的两倍，为数据中心性