驾驭AI芯片复杂性：一次性流片成功指南

目录 引言AI芯片和芯粒的兴起 AI芯片开发历程从宏伟构想到技术突破 规划AI芯片开发路线图架构探索芯片前端和后端设计+基于云的解决方案先进封装和Multi-Die设计早期软件开发和系统验证安全考量芯片生命周期管理及可靠性、可用性、可服务性 与新思科技共创未来 AI芯片和芯粒的兴起 AI正在重塑世界，并不断拓展计算边界。这要求芯片具备更高的速度、效率和扩展性，以便推动下一代技术突破。 为了满足这一日益增长的需求，AI硬件正从传统单片架构向芯粒和Multi-Die设计转型，通过可扩展性、能效和性能的提升，应对前沿AI工作任务的复杂需求。 市场机会3830亿美元 2032年全球AI芯片市场规模预测1 至2032年AI芯片市场的复合年增长率 AI工作任务复杂性正在重新定义硬件设计 AI模型发展日新月异，传统硬件捉襟见肘从AlexNet（约6000万参数）到GPT-4（超1万 AI硬件扩展面临的挑战随着AI模型参数规模突破万亿级，且智能体AI 逐步成为主流，支撑AI的基础设施必须同步更新。这意味着需要突破内存带宽、互连技术、功耗限制和热管理方面的瓶颈，确保在可控成本与功耗范围内实现可持续扩展。 亿参数）2，AI模型复杂度呈指数级跃升，传统单片架构的能力捉襟见肘。现代AI的海量计算需求，要求采用多芯片集成、异构计算及先进互连策略，以持续优化系统性能。 研 发 ， 需 要 从 整 体 视 角 进 行 创新。新思科技作为值得信赖的合作伙伴，致力于帮助研发团队重构从芯片到系统的工程设计。 商业考量 设计挑战 从源头应对芯片、软件与封装复杂性 应对周期压缩、成本飙升与人才缺口 芯片复杂性 设计周期不断缩短 AI芯片的复杂性不断提高，晶体管规模已达数千亿级，而高性能需求更推动采用先进工艺节点。2024年，至少58%的ASIC需要更新设计3，导致成本升高，上市时间延迟。 为了跟上大型语言模型（LLM）的迅猛发展，AI芯片研发周期已从18-24个月压缩至12个月，给RTL设计与验证、功耗分析及后端版图规划带来了巨大 能。早期软件开发与硬件辅助验证现在至关重要。 加，单颗芯片成本可能超过数亿美元4。同时，这也提升了验证和确认需求，要求系统软件在芯片完成晶圆厂流片后即可投入使用，以支持功能性概念验证（PoC）或快速价值实现（TTV）部署。 AI芯片的尺寸和经济性要求加速了Multi-Die设计的普及。在单个封装中集成 半导体行业面临着严峻的人才缺口――AI芯片设计、验证与实现领域的专业 多个异构或同构裸片（也称为芯粒），导致芯片设计在性能、热管理、信号完整性和安全攻击面方面的复杂性显著增加。 人才严重匮乏，招聘进度无法满足实际需求5。 尽早优化功耗与性能 个设计流程的工程。AI工作任务正在重塑能源版图。预计到2026年，全球数据中心为满足计算需求，能耗将达1,000太瓦时（TWh），相当于多个国家的年度总用电量6。半导体行业可通过左移方法论应对这一挑战，即从设计周期伊始就优化功耗，从而实现最大节能效益。 01 从宏伟构想到技术突破通过协作组建专业团队 智能研发始于战略前瞻 研发AI芯片与芯粒不仅需要清晰的创新概念，更需要战略前瞻性。为保持领先地位，AI芯片公司必须预判未来两代技术挑战，而非仅着眼于解决当下问题。结构化研发路径有助于节约成本，降低风险，并缩短产品上市时间。研发启动前，通过三项关键决策组建团队： 令人激动的是，我们在整个产业链中看到了从架构到制造的全面创新。与此同时，我们正携手合作，不断优化整个技术体系。 晶圆代工与封装技术供应商 选择合适的制造与封装合作伙伴至关重要。与英特尔代工厂、Rapidus、三星 代工厂或台积公司等行业巨头合作，可确保获得前沿工艺技术与先进封装解决方案。关键考虑因素包括：优选代工厂与工艺节点，依托共享晶圆计划实现经济高效的原型设计，确保广泛的IP支持，以及评估供应链可靠性。 总裁兼首席执行官 与Arm专家协作 组建团队：关键决策#2核心处理器架构 为AI工作任务提供鲁棒的解决方案，包括EDA工具、互补IP和Arm Neoverse计算子系统（CSS）设计服务。 定制芯片设计 组建团队：关键决策#3设计协作 新思科技系统解决方案设计服务 将概念转化为实际芯片需要深厚的专业知识。新思科技系统解决方案设计服务与新思科技生态系统合作伙伴汇聚了精通新思科技EDA工具与IP的资深设计专家，可加速产品开发进程，并确保最终交付的芯片、封装与软件产品实现性能优化。芯片公司可在以下任一阶段引入设计专家支持：概念、规格、IP选择、流程与方法、RTL、IP集成、物理实现、封装设计、晶圆厂管理等；或者选择由新思科技提供端到端全流程解决方案。这种模式使芯片公司能够将内部资源聚焦于核心增值环节，同时将其他设计环节外包给相关领域的专业团队，从而以最快速度、最高可靠性将产品推向市场。 理器架构及设计协作提供战略性解决方案，助力客户缩短产品上市时间、简化开发流程并优化系统性能。 02 规划AI芯片开发路线图从概念到芯片、封装与软件 AI芯片开发历程 将宏伟构想转化为突破性芯片从早期架构探索开始，同步整合芯片、封装与软件开发，以交付全面的解决方案。 架构探索尽早降低风险：从一开始就优化AI芯片性能与功耗 早期架构决策的重要性 电子表格与静态图表无法捕获和分析现代AI工作任务的复杂性。 AI芯片的成功关键在于尽早开展架构探索，而非等到RTL设计、晶圆流片及高成本后期修改阶段才开始。初期阶段的每项决策都会在以下方面产生长期影响： 开发者必须提前解答以下关键问题： 计算吞吐量、数据传输和工作任务效率 热约束、能效和AI专用优化 裸片尺寸、制造可行性、良率和设计迭代成本 新思科技架构分析工具 Platform ArchitectSoC、芯粒和Multi-Die系统的单片建模。 AI芯片设计周期可缩短3-6个月 AI探索包（AI XP）以AI为中心的工作任务和硬件模型库。 开发套件架构探索相关方之间基于Web的协作。 关键任务IP选择 早期开展高层级仿真可用于确定所需的核心数量和系统资源，从而在处理核心、内存和网络子系统之间实现恰当的平衡。这需要仔细考虑对性能、功耗和成本的影响。 内存层次结构：根据工作任务需求，通过组合高性能HBM、DDR、LPDDR或CXL来优化L1/L2缓存大小和L3内存是关键。 片上互连：互连类型、带宽、速率及仲裁方案的选择直接关乎设计成败。除了Arm NeoverseCMN S3一致性网格网络外，新思科技还提供了AMBA 4 AXI补充互连IP。 架构稳定后，可借助新思科技各类高性能、功耗优化的IP实现先进AI芯片开发： 要。新思科技提供领先的PCIe 7.0和1.6T以太网IP解决方案，并在超以太网和UALink等下一代标准研发上也走在前列。新思科技提供经过硅验证的高速接口，接口速率高达224G，可降低设计风险并缩短产品上市时间。Die-to-Die连接：针对Die-to-Die连接，业界已迅速采用通用芯粒互连技术（UCIe）标准。新 思科技提供完整的UCIe IP解决方案，涵盖控制器、PHY和适用于先进工艺的验证IP。该IP不仅支持高速可靠的Die-to-Die连接，同时还兼容标准和先进封装技术。安全解决方案：安全架构师必须从一开始就针对AI系统、数据和通信实施保护，以确保用户安 芯粒 全与隐私，包括防范训练数据投毒和推理模型盗窃等新型AI相关安全威胁。SLM策略：从最终目标出发，尽早考虑芯片生命周期管理（SLM）的长期效益，以支持现场 RAS部署、良率提升以及功耗监控与优化。 Rain AI：与新思科技携手加速AI芯片创新 Rain AI正凭借新思科技的全套定制工具、芯片IP及基于云的解决方案，率先推出能效领先的AI计算引擎。通过简化架构探索与开发流程，加速验证并优化芯片性能，该解决方案在降低基础设施开销的同时，全面提升研发效率。 “人们常常觉得自己能独立完成所有工作。这或许可行，但企业需为此要付出多大成本？在我看来，初创企业的成功之道在于更快地推出优质产品，并将精力聚焦于产品本身。” 04 芯片前端和后端设计+基于云的解决方案精简的RTL到签核工作流程搭配云端按需基础设施 芯片前端 出色RTL设计：一次成功 ASIC更新设计原因*首要原因：功能/逻辑故障 随着LLM和领域专用小型语言模型飞速发展，叠加半导体设计复杂度提升与工艺节点微缩，行业亟需加快设计周期、提升设计效率并实现高效验证，但专业人才短缺问题却持续加剧。 至少58%的ASIC需要更新设计3。逻辑和功能缺陷是导致高昂延误成本的主 要原因。 芯片前端 新思科技方法：RTL设计与验证 新思科技依托经过硅验证的IP，构建设计与验证一体化流程，通过以下内容全面优化前端设计从架构到验证的每个环节： 软硬件辅助验证（HAV）解决方案经过工作任务测试的功耗/性能优化集成高级调试功能的统一平台基于云且易于部署的解决方案 芯片前端 利用新思科技和生态系统中经过预先验证的子系统，同时集成自己的专有IP 通过IP集成快速构建完整解决方案 嵌入式处理器：Neoverse CSS内置的Arm系统控制处理器（SCP）和可管理性控制处理器（MCP）。新思科技ARC-V处理器 计算：Arm Neoverse计算子系统（CSS）。新思科技ARC-V 从零开始设计芯片不仅成本高昂，而且耗时漫长。新思科技提供业界领先的经过硅验证的IP核组合，使芯片开发者能够利用这些预先验证的IP子系统，同时将更多精力投入到自主创新中。 的新思科技ARC NPX NPU电源管理：定制，包括动态电压频率 调整（DVFS）、时钟门控安全：加密IP、可信执行环境、接口 基础IP：内存和库：片上SRAM、 ROM、TCAM、NVM、MRAM、RRAM、逻辑库、IO总线结构- NoC：Arm Neoverse一致 安全（PCIe、CXL、HDCP、DDR/LPDDR、MACsec等）、安全协议加传感器：用于功率优化和芯片生命周 性网格网络（CMN）。Arteris。BayaNetworks补充总线结构：Arm AMBA 4 AXI、期管理（SLM）的PVT传感器Die-to-Die接口：UCIe、HBM、3DIO AMBA 3 AXI、AMBA 2.0 AHB、APB芯片间连接：CXL、PCIe、以太网、 外设接口、基本外设、GPIO：USB、 HDMI、UART、I2C、SPI、GPIO等 超以太网、UALink 芯片前端 更智能、更快速的RTL：减少迭代并消除错误 新思科技从芯片到系统验证的全流程解决方案 从通过将新思科技广泛的IP核组合与AI驱动的设计和验证自动化相结合，芯片制造商能够： 确保Multi-Die设计验证中芯粒与测试平台 单元之间能够进行无缝大规模分布式仿真。借助硬件辅助验证（HAV）进行硬件加速和 原型设计，加速功能验证和硬件/软件开发。 芯片后端 优化功耗、性能和面积（PPA）的物理设计 随着芯片复杂性提升、工艺节点微缩和设计周期加速，半导体设计后端面临的挑战与日俱增。因此，后端常需在紧迫时间内交付高质量结果，承受着巨大的压力。 关键挑战：PPA优化：在应对AI处理器特定挑战的同时，平衡功耗、性能 和面积。高密度和高带宽接口：管理HBM与UCIe互连的复杂性。 上市时间：在保证质量的前提下，满足日益紧凑的生产排期。 芯片后端 新思科技超融合设计流程 新思科技超融合设计方法采用通用数据模型，将RTL设计与综合、布局布线及签核集成到统一流程，从而简化了物理实现的艰巨任务。 采用经过硅验证的最佳实践，超越系统要求 高密度HBM与UCIe接口：针对裸片间和芯片间实现的无缝高带 宽互连进行了优化。Arm核心PPA优化：通过新思科技系统解决方案设计服务和生