GoogleTPUv9技术方案封装与供应链核心问答关于Goog

技术方案与评估进展
目前 Google TPU v9 处于早期评估阶段，主要进行分模块、分线路的 IP 评估、EDA 及 CAE 仿真分析。整体方案尚未最终确定，但已明确两大关键技术方向：

1. 3D 堆叠：通过堆叠计算 Die 并整合 3D DRAM/SRAM 混合体，为超大规模推理基础设施服务，支持高 batch size 的深度推理。
2. 定制化 HBM：虽存在不使用 HBM 的备选方案，但非主流方向。3D 堆叠的核心挑战是片上 SRAM 缓冲容量不足，导致权重访问需频繁往返 HBM 与计算芯片，影响效能。

3D 堆叠结构设计

• SRAM 布局：SRAM 堆叠在计算芯片上方，因计算芯片需大量外部 I/O 连接中介层，而存储器仅通过内部 I/O 向计算芯片供数据。
• 中介层集成可能性：将 SRAM 集成于中介层内部的技术基本不采用，因中介层为平面结构，横向片间通信难以满足高速、大容量需求。
• 混合键合技术：3D 存储器与计算 Die 间采用混合键合，连接密度达每平方毫米 1 万至 2 万触点，虽未达片内 I/O 理论极限（10 万触点），但已足够满足存储器 I/O 需求。

封装与供应链

• 英特尔合作：目前未听说 TPU 项目采用台积电前道、英特尔后道的方案，主流趋势为完全美国本土制造。英特尔 18AP 工艺当前主要服务英伟达和苹果，预计 2027 年规模量产后，若 14AE 工艺成熟，英特尔可能引入博通等 ASIC 设计服务，但谷歌 TPU 完全采用英特尔前后道工艺仍是较远期规划。
• 博通与联发科参与度：早期阶段主要由新思与 Google 合作，博通参与度不高，联发科也未涉及（其在 TPU v8 项目表现不佳）。未来合作模式取决于谷歌商业决策。

Die Size 变化趋势
预计 TPU v9 的 Die Size 将显著增大，可能采用类似 NVIDIA Ultra 的多 Die 整合结构，具体尺寸尚不明确。