全球半导体：堆叠得更高，卖得更高
先进封装成为实现AI性能指数级提升的核心舞台。 半导体行业正面临一个根本性挑战：AI基础设施爆炸性的性能需求正遭遇摩尔定律的终结。芯片制造成本越来越高，但性能提升的回报却在递减。 堆叠技术应对了这一需求，并正经历指数级增长。随着2.5D和3D集成对于后摩尔定律时代的性能以及AI驱动的计算效率要求变得至关重要，芯片和晶圆堆叠市场规模到2030年可能扩大~7倍。 诸如CoWoS、SoIC和HBM等封装中的堆叠技术，通过增加芯片互连带宽来实现更快的芯片性能，是AI芯片的关键赋能者。该技术也正被延伸至前端工艺，以推动即将到来的制程节点迁移。 此类技术可能为封装设备和材料公司创造巨大机遇。本黑皮书将探讨这一多年趋势背后的技术、竞争格局以及主要受益者。 投资组合经理摘要 随着传统制程微缩放缓，先进封装正成为半导体性能提升的主要驱动力。由于制程节点微缩面临成本上升和物理极限，以及内存墙等互连瓶颈日益凸显，封装如今在延续系统级性能方面扮演着核心角色。 我们预计到2030年，2.5D/3D先进封装将增长~7×。对于高带宽内存（HBM）、晶圆上芯片基板（CoWoS）、3DIC（集成电路）、背面供电网络（BSPDN）以及CMOS键合阵列（CBA）等技术，其晶圆消耗量在2025年为每月~500k片晶圆（wpm），到2030年应达到~3.5百万wpm，这将显著驱动设备、材料和制造产能的需求。 HBM产能预计将迅速扩张，到2027年达到~758kwpm，这得益于AI加速器和堆叠层数的增加。行业正从基于助焊剂的TCB工艺向无助焊剂工艺演进，并最终走向混合键合，以实现低于10μm的节距，从而在带宽、热管理和能效方面获得显著提升。 CoWoS产能也在增长——预计到2027年可能达到~140kwpm——但仍将保持紧张。更大的芯片尺寸以及日益复杂的GPU和专用集成电路（ASIC）持续挑战封装极限。向‘晶圆级系统’方法的迁移——即一整片晶圆支撑一个大型器件——可能会进一步增加晶圆需求。 随着混合键合技术的应用，3DIC的采用正在加速。铜对铜直接键合在I/O密度、能效和热性能方面带来了显著提升。AMD已实现混合键合3DIC的商业化，随着更多以AI为中心的架构出现，英特尔和博通也正朝着同一方向迈进。 NAND和DRAM的CMOS键合阵列（CBA）技术正在取得进展。将存储单元与外围CMOS电路分离到各自优化的晶圆上，提升了I/O性能并允许更灵活的工艺条件。铠侠和长江存储已开始采用该技术于NAND，我们预计DRAM将紧随其后，包括潜在的多层（存储单元‑存储单元‑外围电路）晶圆键合方案。 随着封装复杂度的增加，测试强度也在提升。更多的堆叠步骤和测试插入点、每层所需更高的良率以及更长的测试时间，都推升了测试需求。我们预测到2029年，测试市场增速将加快至~8%的年复合增长率，高于历史~6%的水平。我们认为主要受益者包括：迪思科、爱德万测试、贝思半导体和揖斐电。 DavidDai,CFAMarkLiStacyA.Rasgon,Ph.D.JuhoHwangCarmineMilanoJackLin 目录 重要研究结论5 后摩尔定律时代的半导体17堆叠技术或将占据舞台中心DRAM—高带宽内存或可满足对更快内存的需求29关键供应商与技术演进逻辑芯片—CoWoS或将打破内存墙37实现单芯片集成数百颗裸片EMIB‑T—CoWoS的替代性先进封装技术55英特尔能否凭借EMIB‑T挑战台积电？逻辑芯片——背面供电技术面向2纳米及更先进节点65未来尖端制程性能提升的关键NAND——CMOS键合至阵列（CBA）堆叠技术或将提升77性能始于中国，全球采用DRAM——CBA堆叠技术或将赋能下一代架构85DRAM将追随NAND走向3D堆叠测试强度呈现结构性增长99先进封装领域的高重要性环节封装与键合设备概览111先进封装的技术与工具测试概览129设备、主要厂商与结构性变迁DISCO—研磨机和切割机领域的优势供应商139对所有类型的先进封装都至关重要ADVANTEST—先进测试领域的潜在最大受益者153在AI测试领域占据主导地位，进入壁垒高BESI—领先的键合技术提供商163混合键合技术有望在2030年前快速普及IBIDEN—先进GPU芯片基板领域的优势供应商177GPU基板复杂度的预期指数级增长可能使Ibiden受益 重要研究结论 后摩尔定律时代，芯片与晶圆堆叠有望提升性能 先进封装与堆叠是超越传统制程微缩、延续性能与经济效益的基石；我们预计到2030年，与堆叠相关的晶圆将实现~7×增长（渗透率达~37%）。堆叠包括2.5D（将多个裸片置于中介层之上）和3D（将裸片彼此堆叠）。通过堆叠，多个芯片可以像单个芯片一样通信和运作，这在近期的AIGPU或ASIC芯片中尤为显著。除了提升互连速度，堆叠技术也正被前端制造工艺所采用。晶圆对晶圆（W2W）堆叠将原本在一个晶圆上制造的器件分离到两个或更多晶圆上。该技术已在互补金属氧化物半导体（CMOS）图像传感器（CIS）中应用多年，近期在NAND中的采用也日益增多。我们预计未来将有更多W2W键合技术应用于动态随机存取存储器（DRAM）、NANDCMOS键合阵列（CBA），以及采用背面供电网络（BSPDN）形式的逻辑芯片中。 图表1展示了采用这些堆叠技术的高性能计算芯片可能的外观。该芯片由处理器（CPU或GPU）组成，这些处理器采用与3DIC或混合键合集成的芯粒技术制造。每个逻辑芯粒均采用背面供电网络（BSPDN）制造，通过从背面生长电源连接以获得更佳性能。同一芯片内还包含高带宽内存（HBM）和高带宽闪存（HBF）芯片，它们由堆叠的DRAM和NAND晶粒构成。每个DRAM和NAND晶粒均采用晶圆对晶圆（W2W）键合技术制造。最后，处理器、HBM和HBF全部通过晶圆上芯片基板（CoWoS）（或未来的面板级封装等技术）进行集成。 然而，其应用场景可能不会仅限于AI。到2030年，大多数DRAM和NAND芯片，以及许多先进逻辑芯片，无论应用于何种领域，都可能采用堆叠技术制造。我们估计，2025年仅有~500千片/月（kwpm）的晶圆采用了其中一种堆叠技术，相当于总晶圆消耗量的7.4%。我们预测，到2030年，采用某种形式堆叠技术的晶圆数量将达到~3,500千片/月（图表2），渗透率将达到总晶圆出货量的~38%（图表3）。其中，最大的贡献者预计将是HBM、NANDCBA和DRAMCBA，而逻辑堆叠（CoWoS、3DIC、晶圆级多芯片模块（WMCM）和BSPDN）的规模可能较小，但价值更高。 DRAM—HBM或可满足AI内存需求 在HBM制造中，堆叠是实现成功量产的最关键工艺之一，这既关乎良率，也关乎制造成本。目前，采用非导电薄膜的热压键合（TC‑NCF）和批量回流塑封底部填充（MR‑MUF）是HBM供应商采用的两种主流技术。图表4汇总了各供应商在不同代次HBM上可能采用的堆叠技术。 我们预计，到2026年底和2027年底，HBM硅通孔（TSV）产能将分别达到58.6万片/月和75.8万片/月（图表6）。2025年是增长较慢的一年，因为三星（已覆盖）存在未利用的产能需要在年内消化，但一旦Rubin平台开始上量，增长应会迅速恢复。随着更多HBM产能转向HBM4或HBM4E，HBM4较低的良率和设备吞吐量也将需要后端投入更多资本支出。 我们认为，由于良率方面的考量，未来的HBM世代——尤其是HBM4E及之后——可能必须采用无助焊剂热压键合等技术，这可能对供应链造成潜在干扰。 至于HBM中的混合键合，自联合电子设备工程委员会于2024年放宽对HBM4的高度要求后，业界对其在HBM4时代内被广泛采用的预期已基本消退。然而，从HBM4E16层堆叠开始，混合键合仍可能与热压键合共存——尽管数量有限且主要用于更高端的型号——这纯粹是为了获得更好的性能、能效和散热，而非为了满足高度阈值。 逻辑芯片—CoWoS或将打破内存墙 目前最先进的逻辑处理器已采用2.5D和3D堆叠技术（图表5），以突破平面结构在带宽和功耗上的瓶颈。台积电主导这一领域：其CoWoS平台已成为AIGPU的默认制程，而其混合键合SoIC工艺则实现了如AMD3DV‑Cache变体等CPU的生产。这两种方案的区别在于I/O密度。CoWoS通过间距为>40微米的倒装芯片微凸点连接芯片——这足以实现GPU与HBM堆栈的布线；而SoIC则用间距<9微米、连接密度超过10k/mm²的混合键合取代了凸点，从而最大限度地降低了延迟和功耗。诸如RyzenX3D和EPYCX系列的桌面及服务器CPU采用了无需中介层的纯SoIC堆叠方案。 然而，这两者并非相互排斥；相反，这两种技术正日益结合使用。例如，AMD的MI300将三个计算层与六个HBM立方体一同安装在CoWoS中介层上，或如博通最新的3.5DXPU采用3D堆叠与2.5D封装相结合。随着台积电将CoWoS产能提升一倍以上，并将SoIC间距推向6微米，我们预计未来几年，随着AIGPU和ASIC处理器对芯片间密度的需求进一步提升，3D混合封装将超越2.5D封装实现更快增长。 AIGPU和ASIC预计将驱动封装需求。我们预计AIGPU和ASIC将引领CoWoS产能扩张。我们预测英伟达（已覆盖）GPU出货量在2026年将达到1070万片，TPU为350万片，AMD（已覆盖）为64万片，亚马逊（已覆盖）ASIC为220万片。因此，我们预计CoWoS晶圆总出货量将在2026年增长73%至123万片，并在2027年再增长47%至177.6万片。受AI芯片强劲需求驱动，我们预计CoWoS产能将强劲增长，到2026年底和2027年底分别达到14万片和19.7万片（图表7和图表8）。 英特尔（覆盖）提供一系列2.5D和3D集成技术，最著名的是嵌入式多芯片互连桥‑T（EMIB‑T），以与台积电竞争。EMIB‑T基于嵌入式多芯片互连桥（EMIB）封装技术，该技术英特尔内部已使用多年，但经过改进，在基板中加入了硅通孔（TSV）并嵌入了硅桥，用于AIGPU和ASIC封装。EMIB‑T在支持更大光罩尺寸方面更具优势：虽然CoWoS‑S可支持~3.3×，而CoWoS‑L后续可扩展至5.5倍和9.5倍，但英特尔声称EMIB在2024年已支持6×，并计划到2026‑27年将其扩展至8‑12×。通过消除圆形晶圆作为生产载体的未使用区域，EMIB有望为需要超大封装的AI客户提供更具成本效益的解决方案。另一个好处是，EMIB‑T封装可由英特尔在美国完成，与台积电在美国的前端晶圆厂配对，从而将整个生产环节保留在美国。然而，我们认为其主要弱点在于缺乏经过验证的业绩记录，并且由于在基板中嵌入硅桥的难度（两种不同材料难以集成），可能导致生产良率较低。我们相信联发科（覆盖）正在并行评估EMIB和CoWoS，可能于2027年底及2028年更多时间进行生产，博通（覆盖）和Marvell（未覆盖）等其他客户也在评估。 EMIB‑T：英特尔对抗CoWoS的替代方案 供应链调研显示，苹果（已覆盖）可能在2026年从当前的集成扇出型（InFO）封装转向晶圆上芯片（CoW）封装。该芯片（A20）预计将首先用于iPhone18Pro和ProMax机型。在此迁移过程中，DRAM将从处理器顶部移至与处理器并排，通过模塑基板连接， 苹果晶圆级多芯片模块(WMCM) 封装工艺在晶圆形态上完成。这降低了封装的总厚度，更重要的是，使得DRAM能够避开处理器散发的热量。 我们的粗略测算表明，2026年需要88kwpm的CoW产能，2027年则需要175kwpm。这意味着，为支持202
