转首先解释下HBM厂商的工作流

在HBM4中，最底层的逻辑控制芯片（图中所说的base die）因为需要集成更复杂的逻辑功能，内存厂商（海力士）开始将其外包给拥有更先进逻辑制程的晶圆代工厂（台积电）来制造。 海力士从台积电拿到生产好的base die后，拿回自己的工厂，将自己生产的DRAM层一层一层地堆叠在这个basedie上，并完成最终的互联和封装。 这 转，首先解释下HBM厂商的工作流。 在HBM4中，最底层的逻辑控制芯片（图中所说的base die）因为需要集成更复杂的逻辑功能，内存厂商（海力士）开始将其外包给拥有更先进逻辑制程的晶圆代工厂（台积电）来制造。 海力士从台积电拿到生产好的base die后，拿回自己的工厂，将自己生产的DRAM层一层一层地堆叠在这个basedie上，并完成最终的互联和封装。 这里所传的问题，即台积电做的底座和海力士的内存层在结合后，出现了良率低下、电气性能不达标或者物理应力导致的失效等问题。 假设传闻属实，是否会有影响？ 对于纸面发布时间，不一定会受影响，目前三星最领先，可以第一时间补缺，但有可能会影响上量的时间表。 这类问题是否是正常的？ 是完全正常的，一次工程变更指令几乎是正常流程里的一部分，当芯片完成设计并流片后，如果测试发现bug、逻辑错误或良率问题，工程师不需要从头开始重新设计芯片，而是通过ECO流程，对局部电路、逻辑门或金属连线进行修改。 完了后重新制造，叫respin。 这种级别的芯片几乎不可能一次成功，所以是正常的，但次数多了就是事故了。 如果问题较轻，只需要修改芯片顶层的金属布线层就能修复。 这种修改不需要重做底层的晶体管掩膜版。 周期通常较短，大约需要1-2个月。 如果是深层的逻辑设计错误，或者物理结构上的根本问题，需要修改底层的晶体管结构。 这意味着需要重新制作大量甚至全部的掩膜版，制造周期需要从头走一遍，要3-5个月。 所以传闻真假还未知，如果为真，这第一次是正常情况，之后再传类似事情，就有点危险了，如果最终推迟，会影响整个AI硬件链条。