DRAM制程微缩瓶颈与4F²架构创新
DRAM长期靠制程微缩提升存储密度
- DRAM存储密度提升方向：减小最小特征尺寸（F）或存储单元占据位宽（X）。
- 2007年前：主要依靠F缩小（制程微缩），如从120nm到80nm。
- 2007年后：主流架构转向6F²，主要依靠X缩小，F微缩仍是主要驱动力，如从80nm推进至10nm。
DRAM制程微缩瓶颈凸显
- 制程微缩难度提升：EUV光刻机可达极限，1d nm节点工艺和工具已达到可行、高良率工艺的极限。
- 主要挑战：电容器微缩导致漏电风险和干扰问题加剧；感应放大器微缩导致读取速度和可靠性下降。
4F²存储单元架构创新助力DRAM密度再次提升
- 4F²架构：将传统DRAM中的平面栅极结构调整为垂直方向，单元面积缩减约30%。
- 性能提升：
- 存储密度提升，更高效地利用面积。
- 电子进出存储单元的效率更高。
- 大幅减少漏电干扰。
- 降低EUV光刻成本。
- 难度和挑战：
- 架构制造难度大，需垂直构建晶体管并减少尺寸。
- 深宽比极高，刻蚀与沉积要求严苛。
- 高密度特性下，需要使用EUV光刻机。
- 技术难度高、量产不确定性高，业界切换仍需时间。
NAND已使用CBA工艺，4F² DRAM使用CBA的趋势已凸显
- CBA技术：将绘制DRAM单元阵列的晶圆与绘制逻辑控制电路的晶圆分开单独制作，利用W2W键合技术进行堆叠。
- 技术优势：
- 突破CUA工艺中的温度限制，使CMOS和存储单元晶圆各自达到最佳性能。
- 减小芯片面积、提升存储密度。
- 缩短生产周期。
- NAND已使用CBA技术：长存率先使用X-tacking技术，铠侠紧随其后，三星、SK海力士25年开始寻求长存专利授权。
- X-tacking架构优势：
- 高密度、高可靠性、高效率。
- 高存储密度：芯片面积减少约25%。
- 高I/O速度：可达3.6 GT/s。
- 研发与制造效率提升：产品开发时间缩短3个月，生产周期缩短20%。
DRAM大厂积极推进4F²，海力士使用了类CBA技术
- 大厂积极推进4F²：长鑫、三星、海力士、美光等厂商均形成自身技术方案并计划逐步推动落地。
- 长鑫：23年底发布采用VCT和4F²布局的18nm DRAM相关论文，验证下一代存储架构可行性。
- 三星：23年提出4F² VCT DRAM方案，计划25年原型问世，同步推进VS-CAT方案。
- SK海力士：持续创新优化4F²方案，使用键合工艺，25年提出以4F²VG垂直架构与3D DRAM技术作为突破10nm及以下制程的核心方案。
- 美光：不断优化基于4F²架构的铁电NVDRAM技术路线，2025年方案更新为4F²架构+钌字线+CMOS置于存储阵列下方的铁电(HZO) DRAM。
投资建议
- 国产DRAM有望采用4F2+CBA方案，将DRAM逻辑和存储电路分别做到两片晶圆上，再通过混合键合方式集成，有望将逻辑晶圆部分进行外包。
- 建议关注：
- 逻辑代工：晶合集成、中芯国际、华虹公司等。
- 混合键合设备：拓荆科技、百傲化学。
- 其他设备：北方华创、中微公司、微导纳米、精智达、中科飞测、精测电子、华海诚科、华海清科、京仪装备、骄成超声、芯源微、万业企业、盛美上海等。
- 风险：新技术研发不及预期、产品落地不及预期、研报使用的信息滞后。
