电子行业：4F2+CBA是国产DRAM大趋势

分析师：王芳S0740521120002，杨旭S0740521120001，康丽侠S0740525040001 1 目目录录 1、DRAM制程微缩面临瓶颈，4F²架构创新推动新发展 1.1DRAM长期靠制程微缩提升存储密度 1.2DRAM制程微缩瓶颈凸显 1.34F²存储单元架构创新助力DRAM密度再次提升 2、NAND已使用CBA工艺，4F² DRAM使用CBA的趋势已凸显 3、DRAM大厂积极推进4F²，海力士使用了类CBA技术 DRAM是易失性存储器，与CPU/GPU等计算芯片直接交互，可以快速存储每秒执行数十亿次计算所需的信息。 DRAM三构成：1）存储单元（Cell），占据50%-55%面积：存储单元是DRAM芯片存储数据的最小单元，每个单元存储1bit数据（二进制0或1），单颗DRAM芯片的容量拓展主要是通过增加存储单元的数量实现（即提高单位面积下的存储单元密度），存储单元基本占据了DRAM芯片50-55%的面积，是DRAM芯片最核心的组成部分。1个存储单元由1个晶体管和1个电容器构成（1T1C结构），晶体管控制对存储单元的访问，电容器存储电荷来表示二进制0或1。2）外围逻辑电路（Core），占据25-30%面积：由逻辑晶体管和连接DRAM各个部分的线路组成，从存储单元中选择所需存储单元，并读取、写入数据，包括感应放大器（Sense Amplifiers）和字线解码器（Word Line Decoders）等结构，如感应放大器被附加在每个位线的末端，检测从存储单元读取非常小的电荷，并将信号放大信号，强化后的信号可在系统其他地方读取为二进制1或0。3）周边线路（Peripheral），占据20%左右面积：由控制线路和输出线路构成。控制线路主要根据外部输入的指令、地址，让DRAM内部工作。输出/输入线路负责数据的输入（写入）、输出（读取）。 DRAM工作原理：存储电容器会泄漏电荷，因此需要频繁进行刷新（大约每32毫秒一次），以维持存储的数据。每次刷新都会读取存储单元的内容，将位线上的电压提升至理想水平，并让刷新后的值流回电容器，刷新完全在DRAM芯片内部进行，没有数据流入或流出芯片。这虽最大限度地减少了浪费的电量，但刷新仍会占据DRAM总功耗的10%以上。 n容量、带宽和功耗是DRAM三大关键参数。 Ø1）容量：指存储数据的多少，存储容量最小单位是1bit，即表示存储单个二进制（0或1），另外有B、KB、MB、GB、TB等存储容量单位，关系如下：1B（Byte，B）= 8bit，1KB=1024B，1MB = 1024KB，1GB = 1024MB，1TB = 1024GB。单位面积下，存储单元数量越多、存储容量越高，此前制程是决定单位面积下存储容量的主导因素。 Ø2）带宽：指每秒钟的数据吞吐量，单位TB/s、GB/s，内存带宽=最大时钟速频率(MHz)×总线宽度(bits)×每时钟数据段数量/ 8。 Ø3）功耗：数据的传输需要的功耗，功耗越低越好。 nDRAM存储的密度提升，带来DRAM成本下降。 来源：Techinsights、AI IMPACTS，中泰证券研究所 11..11 DDRRAAMM长长期期靠靠制制程程微微缩缩提提升升存存储储密密度度 DRAM存储密度提升有2个方向：DRAM使用XF²表示存储单元占有面积，其中X反映存储单元占据多大的位宽，F表示当前技术工艺能实现的最小特征尺寸，通常代表线宽或间距（即半节距）。一般存储密度提升主要靠F缩小（制程微缩）或者X缩小（存储单元占据位宽的面积的缩小）。 1）最小特征尺寸（F）的缩小【即微缩制程】：通过使用更先进的光刻机缩小工艺节点，单个存储单元占据的面积缩小，存储密度提升，从而降低每比特的存储成本，如从DUV升级到EUV光刻机。2）存储单元占据位宽（X）的缩小【即存储单元架构创新】：通过使存储单元在给定的特征尺寸下占用更小面积从而提升存储密度。例如，过去从8F²→6F²演变中，存储单元从占据位线4格（4F）、字线2格（2F）（注：8F²=4F×2F）→位线3格（3F）、字线2格（2F）（注6F²=3F×2F）。2007年以来，DRAM存储密度提升主要靠制程微缩，即F的缩小。2000-2007年存储单元架构采用8F²是主流：此时存储密度提升主要依靠F，通过使用更先进光刻机，制程由120nm向80nm缩进。2007年起至今存储单元价格采用6F²是主流，制程微缩是存储密度提升的主要驱动力：6F²方案靠位宽缩小使单元面积比8F²缩小25%，从2007年至今，存储单元架构保持6F²，而存储密度提升主要是使用更先进的光刻机来缩小工艺节点（F），工艺节点由80nm向10nm推进。 nDRAM此前符合摩尔定律，后面摩尔定律失效，制程微缩放缓。 ØDRAM通过制程微缩（晶体管、电容器、逻辑电路等微缩）实现单位面积内更多的存储单元，即实现单位面积下更高存储容量。Ø1970-2005年，DRAM以每颗芯片的容量每3年增加4倍的速度升级，后续迭代速度不断放缓，带来单位密度提升速度放缓，存储单元微缩放缓。 来源：IC Knowledge、IEEE、Techinsights，中泰证券研究所 nDRAM工艺节点（制程）微缩难度大，目前制程迭代逼近10nm（1γnm），必须使用EUV光刻机。 Ø目前DRAM最新量产制程是1b，10-12nm左右：DRAM制程迭代速度放缓，10nm级别（10-20nm），使用1x、1y、1z、1a、1b和1c指代，另外美光使用罗马字母1α、1β、1γ对应1a、1b和1c。目前三星、海力士和美光三大家目前量产制程是1b（1β）制程，近两年将开始迭代1c（1γ）制程。 ØEUV的使用：EUV是目前光刻机的天花板，2020年三星在1z节点开始首次使用EUV光刻机，后续的制程沿用EUV，2021年海力士在1a节点开始使用EUV光刻机，后续制程继续沿用，美光在1c（1γ）节点将使用EUV。 nDRAM制程微缩难度：微缩电容器和感应放大器面临挑战。 Ø三星在1z、海力士在1a工艺中采用了极紫外光刻（EUV），也未能显著提升密度。它们面临的主要挑战在于电容器与感应放大器。 Ø1）电容器： 电容器微缩，电容漏电风险、干扰问题变严重。DRAM依赖电容器来存储电荷，但当电容器变得更小，电荷泄漏的风险增加，从而导致数据的可靠性下降。为了解决这个问题，工程师们需要开发新的材料和设计方法，以减少漏电率并提高数据保持能力。另一个重大挑战是干扰问题。在高集成度的芯片上，不同存储单元之间的电场和磁场干扰变得更加频繁，这可能导致数据错误或损坏。为了应对这一问题，需要更加复杂的错误校正机制和抗干扰设计，这进一步增加了DRAM开发的难度。 ØØ电容器制作难度极大。首先，电容器的图案化要求非常高，因为孔必须紧密排列，且具有极为良好的临界尺寸和覆盖控制，以便接触下方的访问晶体管并避免出现桥接或其他缺陷。电容器与晶体管极为相似，已缩小至纳米级宽度，不过其纵横比也非常大，大约1000纳米高，而直径却只有数十纳米——纵横比接近100:1，因此蚀刻出又直又窄的孔轮廓极为困难。此外，还需要更厚的硬掩模来实现更深的蚀刻，因为更厚的掩模需要更厚的光刻胶。接下来，必须在整个孔轮廓的壁上沉积几纳米厚的多个无缺陷层，以形成电容器。另外电容器即使微缩，电容器也需要存储一定量的电荷，如果电荷过少，“1”和“0”的区别就会变得模糊，会对存储功能产生影响。 Ø2）感应放大器：必须进行面积缩放以匹配位线的缩小，感应放大器变得更不敏感，并且随着尺寸变小而更容易出现变化和泄漏。同时，较小的电容器存储的电荷较少，读取变得更加困难。 11..22 DDRRAAMM制制程程微微缩缩瓶瓶颈颈凸凸显显 n当DRAM制程缩小至10nm级（1dnm），制程微缩难度大幅提升，EUV光刻机可实现的最小工艺节点面临瓶颈，6F² DRAM出现难以解决的痛点，例如漏电、信号干扰等问题。 Ø挑战1：单元接触开口裕度缩小影响电连接的稳定性：存储单元的接触面积，特别是存储电容与下面晶体管连接的存储节点的接触面积，会随晶体管和电容尺寸变小而变小。接触面积需要足够大且对准度要好，才能提供可靠的电连接，但又不能太大或错位，以免和邻近单元短路。工艺达到极限的1d nm时，工艺和工具已达到可行、高良率工艺的极限。 Ø挑战2：单元外部电阻增大影响读取速度和可靠性：单元外部电阻指存储单元和感测放大器之间所有电阻元件的总和，器件和互连线尺寸的缩小会导致电阻随之增大，会导致①存取速度变慢：电荷在路径中的转移变慢，读取和写入需要更长时间；②降低单元的读取裕度：电阻增大削弱感测放大器检测到的电压差，影响读取的可靠性。 11..3344FF²²存存储储单单元元架架构构创创新新助助力力DDRRAAMM密密度度再再次次提提升升 4F² DRAM的开发目标是在不需要更小光刻节点的情况下，将芯片面积比现有的6F²结构缩小约30%，将存储单元中的晶体管从水平改为垂直布局。目前全球各厂商正努力从6F²向4F²过渡，10nm及之后的制程预计4F²架构的存储单元方案将成为主流。 4F²：在存储单元中使用垂直通道晶体管（VCT），因晶体管必须缩小到适合单元，同时位线和电容器的接触点也必须适合该占用空间，因此只需一条垂直线路，因为需要以垂直而不是水平的方式构建晶体管，将其占用空间缩小到约1F，大致与其上方的电容器相匹配，同时保持足够的沟道长度使晶体管能够有效工作。1）结构：晶体管中源极、栅极、漏极垂直堆叠，底部源极直接连接位线，中间栅极与字线相连，往上再堆叠漏极与电容器；存储阵列、外围电路垂直布局。2）存储单元大小：位线跨2格，字线跨2格。3）位线架构：开放式。 6F²：1）结构：与8F²相似；2）存储单元大小：位线跨3格，字线跨2格；3）位线架构：紧凑布局使其转向开放式位线架构，构成差分信号对的两条位线被分别布置在传感放大器的两侧，此种设计对阵列噪声更敏感，可能会影响数据读取的可靠性。 8F²：1）结构：晶体管中源极和漏极水平布局；外围电路水平置于存储阵列周围；2）存储单元大小：位线跨4格，字线跨2格；3）位线架构：折叠式，构成差分信号对的两条位线在物理上被布置在传感放大器的同一侧，具备极佳的噪声抑制能力、高可靠性，但是面积利用效率低。 来源：半导体行业观察，Semianalysis，中泰证券研究所 n4F²性能提升集中体现在以下方面： Ø1）大幅提升DRAM存储密度、更高效地用面积：4F²将传统DRAM中的平面栅极结构调整为垂直方向，可最大限度减少单一数据存储单元的面积占用，相比6F²架构单元面积缩减约30%，在相同硅片面积下可集成更多单元。 Ø2）电子进出存储单元的效率更高：在6F²布局中，路径向下穿过U形沟道底部再返回，路径更长，因此电阻也更高。在4F²架构中，电流流经控制晶体管和接触点的路径更短，电阻更低，因此更多宝贵的电子得以进出存储单元。 Ø3）大幅减少漏电干扰：与传统平面架构相比，4F²字元线与位元线的垂直连接减少了60%的电力干扰。 Ø4）降低EUV光刻成本：SK海力士研究Seo Jae-Wook表示，利用VG或3D DRAM结构，可将内存的EUV光刻成本降至传统6F²的一半以下。 n4F²的难度和挑战： Ø架构制造难度。需垂直构建晶体管，并将其尺寸减少到大约1F，与上方电容器相匹配，同时保持足够的通道长度以使晶体管有效运行。 Ø深宽比极高，刻蚀与沉积要求严苛。4F²架构深宽比极高，对刻蚀与沉积设备提出了严苛要求。直到几年前，沉积工具还无法用所需的金属（可能是钌Ru或钴Co）填充用于位线的深沟槽。 Ø高密度特性下，需要使用EUV光刻机。虽然4F²单元布局降低对准难度，但其高密度特性需要应用EUV光刻机，显著提升制造复杂度与成本。 Ø技术难度高、量产不确定性高，业界切换仍需时间。4F²技术在工艺可行性、量产良率及每比特成本等方面仍存在风险，短期内难以实现稳定量产；同时在到达