先进封装行业更新报告：大算力时代必经之路，关注COWOS及HBM投资链

Table_Summary0] 投资建议。先进封装是大算力时代崛起的必经之路，是其突破“存储墙”“面积墙”“功耗墙”和“功能墙”的关键路径之一。供应链受益环节主要在代工厂、封测厂、先进封装及测试设备及材料领域，维持半导体行业“增持”评级。推荐中芯国际（688981.SH）、华虹半导体（1347.HK）、通富微电（002156.SZ）、长电科技（600584.SH）、华天科技（002185.SZ）、甬矽电子（688362.SH）、晶方科技（603005.SH）、华峰测控 （688200.SH）、 伟测科技 （688372.SH）、 光力科技（300480.SZ）、拓荆科技（688072.SH）、赛腾股份（603283.SH）、芯碁微装（688630.SH）、芯源微（688037.SH）、盛美上海（688082.SH）、中微公司（688012.SH）、安集科技（688019.SH）、鼎龙股份（300054.SZ）等。 先进封装助力“超越摩尔”，聚焦2.5D/3D封装，HBM快速迭代打破“存储墙”。根据Yole，2028年，先进封装市场规模将达到786亿美元，占总封装市场的58%。其中，在人工智能、5G通信和高性能计算等产业的推动下，2.5D/3D封装成为行业黑马，预计到2028年，将一跃成为第二大先进封装形式。台积电先进封装主要基于3D Fabric技术平台，包括基于前端的SoIC技术、基于后端的CoWoS和InFO技术。三星先进异构封装，提供从HBM到2.5D/3D的交钥匙解决方案，包括了2.5D i-Cube和3D X-Cube。Intel 2.5D/3D封装则主要通过EMIB和Foveros两个技术方案实现。台积电COWOS封装已经成为当前高性能计算的主流路线，持续供不应求，预计到2024年底，台积电CoWoS封装月产能有望达到3.6-4万片。HBM作为实现“近存计算”的必经之路，也成为海力士、三星、美光三大存储厂必争之地，而如何实现极薄尺寸、极小间距下wafer的堆叠与连接是HBM公司核心竞争力。 聚焦先进封装，关注设备及材料新机会。从工艺路线角度，COWOS带来设备的主要变动包括：基于晶圆减薄要求及数量提升的研磨切割+CMP减薄设备、基于精准度、洁净度提升的固晶机、热压键合设备。 HBM带来的设备变动则是从热压键合向混合键合的发展。材料端，包括CMP步骤提升带动下的相关耗材（抛光液、抛光垫等）、先进封装需求提升的电镀液等功能性湿电子化学品、基于高集成、高功耗、轻薄化下的散热、应力释放需求底部填充胶、TIM热界面材料等。 风险提示：下游需求复苏不及预期、技术进步不及预期、国际局势不稳定 表1：本报告覆盖公司估值表 1.先进封装：大算力崛起，后摩尔时代的破壁者 1.1.先进封装打破集成电路限制，迈向高密度、高集成、低功耗 先进封装助力“超越摩尔”，实现高集成、小面积、低功耗。1965年5月，仙童半导体和英特尔的联合创始人之一戈登 · 摩尔发表了一篇题为《Cramming more components onto integrated circuits》的论文，在这篇论文中，Moore预测：芯片上的晶体管数量大约每两年翻一番。简单来说，摩尔定律指芯片上可容纳的元器件的数目，约每隔18-24个月便会增加一倍，性能也将提升一倍，或成本下降一半。而如今，延续摩尔定律所需的新技术研发周期拉长、工艺迭代周期延长、成本提升明显，集成电路的发展受“存储墙”“面积墙”“功耗墙”和“功能墙”的制约。 图1：摩尔定律自2005年后逐渐减缓 图2：台积电12英寸晶圆价格随制程呈指数增长 针对“存储墙”，即处理器的峰值算力每两年增长3.1倍，而DRAM的带宽每两年增长1.4倍，使存储器发展速度远落后于处理器。而通过TSV、微凸块等先进封装技术制备HBM（高带宽存储器），能够大幅提升内存带宽，并将其与GPU通过interposer相连，可以实现存储器与处理器之间数据的超近距离传输。例如，当前SK Hynix的HBM3芯片最高带宽达到了819 GB/s，是GDDR5的25倍左右。 针对“面积墙”，即芯片尺寸受限于光刻机的光罩极限，当前最先进的极紫外光刻机的最大光罩面积为858 mm（26 mm×33 mm）,突破光罩面积将付出极高成本，英伟达H100 GPU芯片，采用台积电采用4N工艺制造（5nm+），芯片面积为814 mm2，具有800亿个晶体管，逼近芯片面积极限，单颗芯片价格高达723美元。此外，随着芯片面积增加，良率随着面积增大而下降。如，工艺成熟后，芯片面积从213mm增加至777mm，良率从59%下降到26%，使得成本大幅提升。而通过先进封装技术集成多颗芯片如“chiplet”异构集成技术，将大芯片拆分成多颗芯粒，以搭积木的形式将不同功能、不同合适工艺节点制造的芯粒封装在一起，是突破“面积墙”的一种低成本主流方案。 针对“功耗墙”，即近年来单个GPU和CPU的热设计功耗（TDP）逐年增大，2024年单个GPU的TDP将突破千瓦级，而大算力趋势下芯片系统的TDP可能突破万瓦级。例如，GPT最新参数量高达1.8万亿，消耗电力可能提升至32.4 TWh（假设训练一次消耗电力15兆瓦，跑3个月）。使用3D堆叠、超短距离传输叠加液冷等先进冷却技术能够有效降低功耗。 针对“功能墙”，即单一衬底可实现的功能有限，亦可通过多芯片异构集成技术，实现传感、存储、计算、通信等不同功能元器件集合，达到电、磁、光、热等多物理场的有效融合。 图3：集成电路“存储墙”挑战 图4：集成电路“面积墙”挑战 图5：芯片良率随着芯片面积增加而迅速下降 图6：典型Chiplet架构 图7：集成电路“功耗墙”挑战 图8：集成电路“功能墙”挑战 图9：训练AI用算力需求呈指数级提升 1.2.2028年先进封装预计市场占据58%封装市场，2.5D/3D渗透速率亮眼 先进封装占据封装半壁江山，AI算力拉动2.5D/3D迅速发展。根据Yole的数据，2022年先进封装市场规模为443亿美元，预计到2028年，其市场规模将提升至786亿美元，市场占比将提升至58%，CAGR为10.6%。从先进封装细分市场看，当前倒装封装FC（FlipChip）由于成熟、完善的工艺平台及具备竞争力的成本优势，占比达到51%。而在人工智能、5G通信和高性能计算等产业的推动下，2.5D/3D封装成为行业黑马，2022年市场规模为92亿美元，预计到2028年，将一跃成为第二大先进封装形式，市场规模将提升至258亿美元，CAGR高达18.7%。 图10：2028年先进封装市场占比预计将达到58% 图11：2028年2.5D/3D需求跃升至258亿美元 “弯道超车”+“广阔市场”双轮驱动，国内先进封装渗透率持续上升。据中国半导体协会估计，2022年国内总封装市场规模近3000亿元，先进封装占比达38%，2026年中国封装市场规模将达3248亿元。随着高性能计算、先进存储等高附加值市场需求及产业链国产化，先进封装市场占比有望进一步提升至39%，达1300亿元。 图12：2022年中国封测市场近3000亿元 图13：2023年中国大陆先进封装市场占比39% 1.3.OSAT、Fab、IDM齐发力，CR3占据50%以上市场 IDM、Fab厂纷纷入局，先进封装迎来扩产浪潮。目前以日月光、安靠、长电科技、通富微电等为代表的OSAT厂商，2022年占据先进封装市场份额65.1%。OSAT厂商主要聚焦于先进封装中后端，以封装基板为核心，倒装封装FCBGA、FCCSP占据先进封装主流；以台积电为代表的Fab厂，2022年先进封装市占率达12.3%，其产品主要聚焦于与晶圆制造类似的先进封装制程，如2.5D/3D技术。IDM厂如三星、英特尔等也首要进攻2.5D/3D市场。当前，先进封装已在芯片战争中占据愈加重要的地位。2024年，台积电将预计投资的280-320亿美元中的10%投向先进封装。现有CoWoS月产能约1.5万片，预计到2024年底，台积电CoWoS封装月产能有望达到3.6-4万片。日月光资本支出较2023年预计增加40%-50%，超22亿美元，其中有65%将用于封装业务，尤其是先进封装业务。中国大陆封测厂中，长电科技2023年预计资本开支65亿元，产能扩充面向高性能、先进封装领域及加速XDFOI技术量产，其中先进封装占比超过80%。通富微电海外扩张进展顺利，2023年6月通富超威槟城新厂房建设启动，总投资额接近20亿令吉（约合4.3亿美元），未来也将持续扩产。 图14：2022年先进封装市场OSAT、Foundray、IDM三分天下 图15：日月光、安靠、台积电占据约50%市场 2.先进封装基石：二维、三维高集成，Bump、RDL、TSV三重心 封装技术经历第三次重大变革，迈向高引脚、高集成、高互联。封装技术最早起源于以双列直插封装DIP为主的直插型封装。20世纪80年代，封装技术迎来第一次重大变革，顺应电子设备系统小型化和集成电路薄型化要求，由通孔插装进入到表面贴装时代。封装技术的第二次重大变革发生在20世纪90年代前中期，以BGA（Ball Grid Array Package，球栅阵列封装）为代表的先进封装技术开始涌现，封装向高引脚数量、高集成迈进。20世纪末期后，随着封装尺寸进一步缩小及工作频率增加，封装方式迈向三维堆叠和异构集成，CSP（Chip-Scale Package，芯片级封装）、WLP（Wafer-Level Package，晶圆级封装）、SIP（System In a 3Package，系统级封装）、2.5D/3D封装开始涌现，由此进入先进封装时代。 先进封装主要通过平面与空间上的革新实现连接的密集化、堆叠的多样化和功能的系统化。（1）平面上，以BumpI/O Pitch（凸块间距）的缩小化和RDL L/S（Re-distributed Layer重布线层，线宽/间距）的精细化为核心驱动，来实现高互联、低功耗、低单位面积成本的封装技术。例如：RDL（Re-distributed Layer重布线层）线宽线距迈向2/2μm尺度，bump微凸块间距从80μm迈向40~50μm尺度；（2）空间上，先进封装向三维发展，以高度集成化、高度功能化为目标，典型代表为2.5D/3D封装、SiP系统级封装、Chiplet等。3D堆叠间距向几微米缩小，wafer to wafer甚至缩小至百纳米尺度。 图16：半导体封装技术发展历程 图17：先进封装技术路线图 2.1.核心技术一：Bumping为先机封装的基石 Bumping技术是倒装封装的基础。主要通过在晶圆或芯片表面焊接球状或柱状金属凸点来实现界面间的电气互联，核心在于UBM（凸点金属化）及凸点的制备。Bumping主流工艺主要为电镀，首先，采用溅射或其他物理气相沉积的方式在晶圆表面沉积一层钛或钛钨作为阻挡层，再沉积一层铜或其他金属作为后面电镀所需的种子层。其次，通过光刻工艺设计bumping所需的图形。随后，晶圆进入电镀机，通过控制电镀电流、时间等，在定义图形区生长并得到一定厚度的凸点金属层作为UBM，电镀完毕后去胶，并以电镀凸点层作为掩膜，自对准去除凸点外的种金属层。最后通过回流形成大小均匀、表面光滑的凸点阵列。采用倒装焊能够使互联路径更短、互联尺寸小、优良的散热性能，且封装的厚度更薄。目前国内OSAT封测厂商如华天科技、长电科技、通富微电、甬矽电子等均已具备bumping制造能力。 图18：倒装封装VS引线键合封装 图19：Bumping工艺示意图 表2：国内Bumping制造能力厂商布局 2.2.核心技术二：RDL重定义二维集成 RDL技术通过重布线，提升二维平面设计灵活性。RDL技术主要用于晶圆级封装中的扇出型（Fan-out）封装，通过聚合物（PI或PBO）实现重布线，连接芯片焊区及凸点，由于对芯片上的触点进行重新布局和导电，可以将芯片管脚引出到外部更宽松