先进封装设备行业深度报告：AI拉动算力需求，先进封装乘势而起

投资建议：AI有望驱动半导体规模再上新台阶，HPC也将推动先进封装加速渗透，封测设备厂商有望充分受益。封测设备的投资可分为以传统封装为代表的存量板块和先进封装拉动的增量板块。1）存量：推荐标的为华海清科（减薄），快克智能（固晶）。受益标的包括减薄环节的宇环数控、宇晶股份，光力科技（切片），囊括切片和打标的大族激光、德龙激光，固晶环节的新益昌、凯格精机，奥特维（键合），塑封/切筋环节的文一科技、耐科装备，盛美上海（电镀），测试分选环节的长川科技、华峰测控、金海通。2）增量：推荐标的为华海清科（CMP），量测环节的中科飞测、精测电子。受益标的为芯碁微装（光刻），芯源微（涂胶显影及清洗），中微公司（刻蚀），北方华创（刻蚀及薄膜沉积），薄膜沉积环节的拓荆科技、微导纳米，清洗环节的盛美上海、至纯科技，赛腾股份（量检测）。对半导体设备行业维持增持评级。 摩尔定律降本收敛，先进封装接棒助力AI浪潮。芯片依靠制程微缩带动单位性能成本的快速下降，带动半导体产业蓬勃大发展。芯片制程步入 3nm 及以下制程，摩尔定律降本效应大幅收敛，先进封装乘势而起。前道制程微缩抑或是先进封装均为在单位面积内堆叠更多芯片来获得更强的性能。先进封装内涵丰富，包括倒装焊、扇入/扇出封装、晶圆级封装、2.5D/3D封装、Chiplet等一系列概念，本质均为提升I/O密度。根据Yole数据，2023年全球封测市场规模857亿美元，其中先进封装占比48.8%。通用大模型、AI手机及PC、高阶自动驾驶的发展均要求高性能算力，先进封装作为提升芯片性能的有效手段有望加速渗透与成长。 新技术带动新工艺落地，先进封装为封装产业注入新活力。为提升I/O密度，Bump（凸块）、RDL（再布线）、WLP（晶圆级封装）、TSV（硅通孔）及混合键合等新技术相继引入封装领域。新技术的引入带动光刻、涂胶显影、薄膜沉积、刻蚀、清洗、CMP等前道工艺在封装领域落地，这也使得晶圆厂在先进封装领域逐渐占据主导地位。据我们测算，预计21-25年中国先进封装设备市场规模CAGR为24.1%，2025年有望达到285.4亿元。 催化剂：通用大模型落地超预期、AI手机或AI PC出现爆款销售产品、高阶自动驾驶加速落地、国产芯片先进制程取得突破。 风险提示：宏观经济和半导体行业周期波动、先进封装渗透不及预期、国产设备替代进度不及预期、行业竞争加剧。 表1:重点公司盈利预测表 1.摩尔定律实现受阻，先进封装之风兴起 1.1.摩尔定律经济能效降低，先进封装拓展芯片升级方向 摩尔定律经济效益遇到瓶颈，芯片制造进入后摩尔时代。摩尔定律指的是随着技术的升级，芯片承载的晶体管数量每隔18-24个月便会成倍增加，同时性能增加一倍或成本减少一半。随着芯片技术的演进，研发周期拉长，制程工艺迭代需花费更长时间。由于微观层面物理极限的限制，单位晶体管成本下降的速度不断放缓。根据IBS的统计和预测数据显示，芯片制程从 16nm 到 10nm ，每10亿颗晶体管成本减少了23.5%，但是从 5nm 到 3nm 成本仅减少了4%。若芯片制程微缩至近 1nm ，就将进入量子物理领域，产生短道沟效应和散热等亟待解决的问题，使摩尔定律逐渐失效。 表2:摩尔定律下，制程微缩的降本效应开始减弱制程 后摩尔时代，先进封装成为提升芯片性能的重要发展方向。集成电路性能提升主要向两个技术方向发展，一个是延伸摩尔定律（More Moore），使芯片进一步小型化，缩小晶体管特征尺寸来增加芯片上的晶体管数量，进而提升芯片性能，但正如前文所述制程微缩带来的经济能效持续下降。 另一个是超越摩尔定律（More Than Moore），采用先进封装技术，将不同功能的芯片集成在一个系统内，实现功能的整合和性能的升级。 图1：集成电路沿着摩尔与超越摩尔两个技术方向发展 封装技术发展至今共经历四个阶段，当前已进入先进封装时代。 第一阶段：通孔插装时代（20世纪70年代前）。以双列直插封装(Dual In-line Package，DIP)为代表。 第二阶段：表面贴装时代（20世纪80年代后）。该阶段典型封装方式为扁平方形封装（Quad Flat Package，QFP)、无引脚芯片载体(Leadless Chip Carrier，LCC)、小外形封装(Small Outline Package,SOP)等，使用针栅阵列(Pin Grid Array, PGA)技术，用引线替代第一阶段的引脚，转变为向表面贴装型封装。第一、第二阶段均为传统封装。 第三阶段：面积阵列时代（20世纪90年代后）。该阶段兴起了球栅阵列(Ball Grid Array，BGA)、单芯片封装(Chip Scale Package，CSP)等先进封装技术。 第四阶段：先进封装时代（21世纪后）。封装技术不断发展，出现了倒装焊（Flip Chip）、晶圆级封装（Wafer LevelPackage，WLP)）、2.5D/3D封装等多种先进封装技术，从二维向三维、从封装元件向封装系统发展。 图2：封装技术发展历程 先进封装本质是提升I/O密度，核心衡量指标为凸块间距与凸块密度。 封装主要起到保护和电路连接的作用，分为传统封装和先进封装。传统封装的电路连接主要依赖引线框架，先进封装的电路连接则主要通过凸块（bump）完成。先进封装内涵丰富，但本质为提升I/O密度，进而提升芯片性能。衡量I/O密度最核心的指标为凸块间距（Bump Pitch）和凸块密度（BumpDensity）。根据IDTechEx定义，只有凸块间距小于100μm的封装才属于先进封装，本文将延用这一定义。先进封装，更确切来说可以被称为异构集成，整个体系包含倒装焊(Flip Chip)、晶圆级封装(WLP)、扇入/扇出、2.5D封装（Interposer）、3D封装(TSV)、混合键合 、Chiplet等一系列技术与理念 。 在台积电的发展路线中 ， 倒装>2.5D/3D>SoIC等技术路线的凸块间距不断缩小，凸块密度持续提升。 图3：凸块间距和凸块密度是先进封装最核心的两个指标 相比传统封装，先进封装在功能和开发方面具有下述优势： 1）提高功能密度：在功能相同的情况下，先进封装可以减少空间占用，将更多的元件和功能集成到更小的空间内，提高芯片的功能密度。 2）缩短互连长度：在传统封装中，引线穿过外壳和引脚需要数十毫米甚至更长，导致延时和功耗问题。先进封装将互联长度从毫米级缩短至微米级，使得性能和功耗得以提升。 3）增加I/O数量：先进封装制造多层RDL、倒装芯片与晶片级封装相结合、添加硅通孔、优化引脚布局以及使用高密度连接器等方式，可以在有限的封装空间内增加I/O数量。 4）提高散热性能：先进封装通过优化封装结构，增加芯片与散热器之间的接触面积，使用导热性良好的材料，增加散热器的表面积及散热通道，改进芯片晶体管数量不断增加而面临的散热问题。 5）实现系统重构：电子系统的构建可以在芯片级和基板级进行，通过在封装内部实现系统级封装，可以更好地实现系统重构。 6）提高加工效率和设计效率：先进封装技术可以利用现有的晶圆制造设备，使封装设计与芯片设计同时进行，缩短设计和生产周期，降低成本。 表3:先进封装与传统封装特点对比 1.2.先进封装内涵丰富，与Chiplet协同迎接算力时代 先进封装内涵丰富，Bump、RDL、Wafer、TSV四要素组合形成不同工艺。先进封装内涵丰富，相对传统封装，新增的底层工艺包括Bump（凸块），RDL（再布线层），Wafer（晶圆），TSV（硅通孔）四要素。 Bump用来取代传统封装中的引线键合，主要起界面电气互联和应力缓冲的作用，当前先进封装无一例外均使用了Bump工艺。RDL起着XY平面电气延伸的作用，Interposer（中介层，以硅为主）也发挥相似作用，主要应用于晶圆级封装和2.5D/3D封装等技术。Wafer作为集成电路的载体以及RDL和TSV的介质和载体，在2.5D封装中用于制作硅基板、在WLP晶圆级封装中用于承载晶圆。TSV起着Z轴电气延伸的作用，是2.5D/3D封装技术实现的主要途径。从技术推出时间前后及先进性程度来看，排序为Bump、RDL、Wafer、TSV。 图4：先进封装四要素 图5：先进封装四要素先进性排序 1.2.1.先进封装四要素：Bump、RDL、Wafer和TSV 1）Bump（凸块） 凸块具有多种形状，替代引线键合，不断向小型化发展。凸块指的是定向生长于芯片表面，与芯片焊盘直接相连或间接相连的具有金属导电特性的凸起物，具有球状、柱状和块状等不同形状。传统封装通常通过引线实现芯片和基底的键合，先进封装可以利用凸块代替引线进行连接，缩短了路径，反映了以“以点代线”的发展趋势。同时，凸块在往小型化发展，尺寸从最初应用在标准倒装的100um发展到现在最小尺寸为5um。凸块的使用可以缩小芯片体积、提升热传导效率、增加接口数量进而提高I/O密度。 图6：引线键合与倒装焊对比 图7：Bump向小尺寸发展 2）RDL（再布线层） 再布线技术可以实现引脚重新布局，满足更多的芯片管脚需求。RDL再布线技术可以实现芯片水平方向互连，重新规划连线途径，变换芯片初始设计的I/O焊盘位置和排列，调整为新的互连结构。在传统芯片设计和制造时，芯片管脚处理模块（I/O端口）一般分布在芯片边缘或四周，通过芯片管脚可以实现对信号的处理和输入输出。随着芯片不断微缩，更高的芯片性能要求更多的I/O数量，I/O端口分布变得更加密集，传统的引线键合无法满足I/O需求，还会产生散热问题。RDL再布线技术可以通过在晶圆表面沉积金属层和相应的介质层，形成新的金属布线，重新布局I/O端口到占位更宽松的区域，从而解决传统封装面临的问题。 图8：RDL在封装中的应用 3）Wafer（晶圆） 晶圆是芯片工艺实现的载体，用途广泛，逐渐向更大尺寸发展。晶圆是集成电路的载体，在晶圆上可以进行光刻、刻蚀、气相沉积、离子注入、研磨等多种处理工序，最终制成集成电路芯片。早先晶圆尺寸为6英寸到8英寸，现在普遍应用为12英寸，未来将广泛应用18英寸，晶圆正在向更大尺寸发展。随着晶圆的尺寸变大，先进封装技术更先进，晶圆用途也更加广泛，可以作为芯片的制作基底，也可以在晶圆上制作硅基板实现2.5D封装，还可以在晶圆级封装中承载晶圆。与传统封装是先切割晶圆再各自封装不同的是，晶圆级封装是先对整片晶圆进行封装再切割成小的芯片颗粒，封装面积与裸片一致，可以提高封装效率并降低封装成本。同时，晶圆级封装没有引线、键合和塑胶工艺，连接线路较短，可运用数组式连接，具有封装尺寸小、高传输速度、高密度连接、生产周期短等优点。 图9：晶圆向大尺寸发展 4）TSV（硅通孔）技术 TSV主要用于立体封装，满足高密度、多功能的封装需求。硅通孔技术TSV（Through-Silicon Via）是一种利用垂直硅通孔实现芯片Z轴电气延伸和互联的方法，是目前半导体制造业中最为先进的技术之一，主要用于立体封装，如2.5D封装和3D封装。由于没有引线键合，直接进行堆叠芯片，TSV可以实现更薄的封装和更短的互连距离；同时TSV可以通过通孔实现在三维方向堆叠，增加堆叠的芯片数量，实现密度更高的封装。目前该技术广泛用于CMOS图像传感器、HBM高带宽存储器、MEMS微机电系统等需要高密度、多功能集成的电子元器件。 图10：TSV结构 1.2.2.基于X/Y轴延伸的先进封装技术 未使用TSV是先进封装基于X/Y平面延伸的主要标志。先进封装的四要素中，Bump（凸块）、RDL（再布线层）技术主要应用在Wafer（晶圆）平面或芯片平面，即X/Y平面，这三要素的使用被视为基于X/Y平面延伸的技术。而TSV硅通孔是基于Z轴进行信号延伸和互联，没有TSV硅通孔则成为了基于X/Y平面延伸先进封装的显著特点。基于X/Y平面先进封装种类多样，主要包括了扇入型封装和扇出型封装，同时发展出了InFO、EMIB等不同产品技术。