电子行业深度报告：先进封装解芯片难题-封装摩尔时代的突破

封装摩尔时代的突破-先进封装解芯片难题 证券分析师：唐仁杰S0370524080002研究员助理：谭景文联系方式：tanjw1@jyzq.cn 行业评级：增持 摘要 •什么驱动重心向先进封装领域倾斜？先进制程的成本呈现指数型增长，先进制程的“边际效益”下降（即随着关键尺寸微缩带来的边际成本下降）。一片2nm芯片的设计成本约7.25亿美元，是65nm芯片的25倍。此外，在CapEx方面，工厂建设和设备投入也观察到同样的现象，建造一座5纳米芯片制造厂所需的投资，是建造20纳米工厂的5倍。 •从芯片设计及制造领域而言，芯粒及高端先进封装的组合可实现“混合制程”+缩短上市时间+可复用+良率改善。芯粒（Chiplet）基于需求考虑不同工艺，比如CPU需要较高性能选择3nm工艺，而I/O或模拟电路则可以使用成熟制程。再者，开发新产品可以复用此前IP，不需要整片IC设计，缩短研发周期及设计成本，并且能够实现独立验证。性能/瓦/美元（Perf/Watt/Dollar）综合来看，大芯片+3D堆叠更适合用于中小系统，而随着系统复杂度提升，“Small die withbetter yield”，即通过芯粒+3D堆叠的方式在大规模系统中性能/瓦/美元优势明显。 •在单芯片原始计算性能方面，AI专用芯片（ASIC）弱于AI GPU。然而，即使是GPT-4这样的大语言模型也无法在单一芯片上运行。并且要达到与AI GPU相当的性能水平，ASIC需要构建比GPU集群更大规模的AI专用芯片集群。先进封装通过芯粒+异构实现更大面积拓展，这种可扩展性正是AI数据中心在控制成本的同时最大化性能的关键所在。在控制成本的同时，通过Chiplets+大中介层来突破尺寸限制，从而将AI加速器“做大做强”。光刻机的reticle（掩模版曝光视场）决定了单颗裸片在一次曝光里能做多大；超过这个面积就很难用传统单芯片（monolithic die）继续变大。 •先进封装的技术演进核心是互连I/O数量与带宽密度持续上升：第一代以高密度电子互连为主，从Si-Interposer、RDL-Interposer到EMIB/Co-EMIB（叠加TSV），再到中介层与桥接器等形态，在微凸块/微铜柱基础上实现从存内堆叠到存算堆叠与算算堆叠的更高集成。随着间距继续缩小，混合键合（Hybrid Bond）成为提升互连密度与能效的关键。进入第二代，封装不再只通过电连接，而是把光互连引入封装体系（Fiber Optic+电子互连），面向“未来封装＝小芯片（Chiplets）+异构集成+光学I/O”的方向演进，以支撑AI时代更高的互连I/O需求并缓解带宽与功耗瓶颈。 •硅桥封装技术是一种2.5D解决方案，用于替代硅中介层技术。其核心是将一个或多个硅桥集成在特定的封装基板（可由不同材料制成）或模塑中介层中，以确保两个或多个芯片之间的互连。硅桥可以封装在基板上或内以及模塑体内，各公司工艺略有差异。嵌入式把硅桥放在基板腔体里再做布线，硅桥与基板过渡更像同一平面系统。而将硅桥封装在模塑体内，其布线密度要高于基板的方案。 •制约2.5D互连密度的主要由三个因素构成：焊料桥接（Solder Bridging）风险、金属间化合物（Intermetallic Compounds,IMC）、底部填充（Underfill）工艺的挑战。通过直接键合（DirectBonding）和混合键合（Hybrid Bonding）实现“去焊料化”从而实现互连密度提升是3D封装的关键。混合键合技术通过在原子尺度上实现电介质与金属的直接连接，消除了焊料层，从而将互连间距从微米级（20μm）推升至<10μm。 •W2W、D2W、Co-D2W：W2W是指将两整片晶圆（通常均为300mm规格）进行整面对准、键合，随后进行减薄、TSV露头及切割的工艺流程。这是目前混合键合技术中最成熟、应用最广泛的形态；D2W是将经过测试、切割后的独立裸片（KGD），逐个拾取并以高精度键合到目标晶圆（Target Wafer）的特定位置上,是实现高性能异构集成的方案。Co-D2W是一种折衷方案，旨在结合W2W的高效率和D2W的KGD优势，将KGD集体排放后同时键合，提高D2W吞吐。 •先进封装市场方面，2024年中国先进封装市场约967亿元，占全球市场规模的30.95%，随着AI对高性能算力芯片的需求，预计2029年中国半导体先进封装测试市场将达到1888亿元，2024-2029年年复合增速达14.30%，2029年预计中国先进封测市场将占全球市场规模36%。从单位封装成本来看，不含基板价值量中由于使用Si中介层、模塑中介层嵌入硅桥技术良率、工艺复杂度相对较高，单位价值量较高。存储应用中，HBM整体高于CBA DRAM、3D NAND闪存。 •相关公司：1、设备厂商：拓荆科技（688072.SH）、中微公司（688012.SH）、盛美上海（688082.SH）、光力科技（300480.SZ）、北方华创（002371.SZ）、中科飞测（688361.SH）等；2、材料：鼎龙股份（300054.SZ）、安集科技（688019.SH）、飞凯材料（300398.SZ）等；3、OSAT：盛合晶微（未上市）、长电科技（600584.SH）、深科技（000021.SZ）等 •风险提示：1、技术风险：当前2.5D封装及3D封装种类较多，分歧较大，可能导致相关公司业绩受到影响；2、供应链风险：当前封装设备及零部件国产化率不足，导致设备供应不及预期；3、AI需求不及预期：国内数据中心算力需求不及预期，导致产业链需求不及预期。 目录 六、先进封装技术演进-3D 一、先进封装的摩尔定律：解成本 风险提示： •技术风险：当前2.5D封装及3D封装种类较多，分歧较大，可能导致相关公司业绩受到影响•供应链风险：当前封装设备及零部件国产化率不足，导致设备供应不及预期•AI需求不及预期：国内数据中心算力需求不及预期，导致产业链需求不及预期 七、先进封装市场-2.5D、3D工艺价值量高 二、先进封装的摩尔定律：解拓展 三、先进封装的摩尔定律：解互连 八、相关公司 四、先进封装的摩尔定律：解边缘AI 五、先进封装技术演进-2.5D 先进封装的摩尔定律：解成本 ➢什么驱动重心向先进封装领域倾斜？先进制程的成本呈现指数型增长，先进制程的“边际效益”下降（即随着关键尺寸微缩带来的边际成本下降）。 ➢在设计方面，一片2nm芯片的设计成本约7.25亿美元，是65nm芯片的25倍。尤其是当FET工艺由平面转向FinFET及Nanosheet后，随着制程节点不断缩小，由于量子效应、微小的结构变异以及测试、验证和IP认证等因素带来的额外困难，开发工作变得愈加复杂，这进一步加剧了开发流程的复杂性和进度延迟。 ➢此外，在CapEx方面，工厂建设和设备投入也观察到同样的现象，建造一座5纳米芯片制造厂所需的投资，是建造20纳米工厂的5倍。 先进封装的摩尔定律：解成本 ➢从芯片设计及制造领域而言，芯粒及高端先进封装的组合可实现“混合制程”+缩短上市时间+可复用+良率改善。芯粒（Chiplet）基于需求考虑不同工艺，比如CPU需要较高性能选择3nm工艺，而I/O或模拟电路则可以使用成熟制程。再者，开发新产品可以复用此前IP，不需要整片IC设计，缩短研发周期及设计成本，并且能够实现独立验证 先进封装的摩尔定律：解成本 ➢考虑四种不同架构设计：SoC（单片）、2.5D（中介层封装）、L3D（大芯片3D堆叠）与S3D（系统级3D堆叠）。从技术上而言，SoC是将CPU、GPU、IO等所有模块采用同一工艺制造，而Chiplet异构集成通过将大芯片拆解成独立的模块（Tiles），再通过2.5D封装或者3D堆叠的方式进行封装。 先进封装的摩尔定律：解成本 ➢单一从性能上而言，3D堆叠技术利用TSV（硅通孔）实现了最短的垂直互连距离，消除了Chiplet之间的横向通信延迟（Inter-chipletlatency）。相比之下，SoC及2.5D、S3D受限于物理布线长度，性能略逊一筹。但可以看出，随着系统复杂度的提升，多芯粒及3D堆叠的S3D性能与SoC差异较小，不过成本上SoC要比S3D高的多。 ➢从功耗上而言，制程的优势较为显著。架构带来的差异（SoCvs3D）远小于工艺升级带来的红利。虽然3D堆叠本身会引入微小的散热和供电挑战，但先进工艺的低漏电特性弥补。➢芯粒+3D堆叠的成本优势在系统复杂度提升下愈发明显。当系统规模达到8Tiles时，SoC的成本呈指数级暴涨。这是因为超大芯片的良率大幅下行，制造一块好芯片需要废弃无数块晶圆。而S3D则通过小芯片+3D堆叠从而实现近似性能下的成本优势。 先进封装的摩尔定律：解成本 ➢同时考虑性能、成本及功耗，L3D在小系统层面具有明显的性能优势，每瓦性能（Perf/Watt）领先，而在性价比角度，性能/美元（Perf/Dollar)指标中S3D（7nm）在大系统中表现最好，成本敏感的大型系统，通过成熟工艺+多重堆叠是更好的选择。 ➢性能/瓦/美元（Perf/Watt/Dollar）综合来看，大芯片+3D堆叠更适合用于中小系统，而随着系统复杂度提升，“Smalldiewithbetteryield”，即通过芯粒+3D堆叠的方式在大规模系统中性能/瓦/美元优势明显。 先进封装的摩尔定律：解拓展 ➢AI训练及推理对性能的追求加速AI加速器的发展速率： 据 统 计，在2017年 至2022年 期 间，GPU及ASIC的单芯片计算性能以年均47%的速度增长；而2022年底ChatGPT的发布加速了这一趋势，目前年增长率已提升至约84%。 ➢Scaling Law背景下，GPGPU的通用计算能力是AI训练的首选加速器，训练芯片需要同时具备巨大的算力和内存带宽。2.5D封装集成HBM成为业界标配方案，通过硅中介层将HBM存储器紧贴GPU/加速器，实现数TB/s级内存带宽以缓解内存墙。 ➢此外，在单芯片原始计算性能方面，AI专用芯片（ASIC）弱于AI GPU。然而，即使是GPT-4这样的大语言模型也无法在单一芯片上运行。并且要达到与AI GPU相当的性能水平，ASIC需要构建比GPU集群更大规模的AI专用芯片集群。先进封装通过芯粒+异构实现更大面积拓展，这种可扩展性正是AI数据中心在控制成本的同时最大化性能的关键所在。 先进封装的摩尔定律：解拓展 ➢在控制成本的同时，通过Chiplets+大中介层来突破尺寸限制，从而将AI加速器“做大做强”。光刻机的reticle（掩模版曝光视场）决定了单颗裸片在一次曝光里能做多大；超过这个面积就很难用传统单芯片（monolithic die）继续变大。AI芯片恰恰既要更大的算力阵列，又要更高的存储带宽与容量，所以继续靠把一颗芯片做得越来越大，很快就会被reticle上限、良率与成本限制。 ➢以台积电的CoWoS-L/R为例，将计算逻辑芯片拆成若干个仍在reticle允许范围内的SoC/Chiplet，再将其放置在有机中介层。中介层可以通过多次曝光拼接/扩展成更大面积（如2-reticle、3.3-reticle等），整个封装面积跨越了reticle限制，而计算芯粒（Chiplets)本身保持在可制造、可控成本与良率的尺寸区间内。随着中介层承载面积增大，可承载芯粒数量也将得到扩张。 先进封装的摩尔定律：解拓展 先进封装的摩尔定律：解互连 •芯片间的互连与制程的差距。互连的作用是在封装内将一个成品半导体芯片与另一个连接起来，其核心目的是在芯片与印刷电路板之间快速、准确地传输电信号。更先进的封装技术通常伴随着封装尺寸和功耗的降低，以及互连密度（通常称为I/O数量）的提高。 •当前封装中最常见的互连类型是引线键合，即通过极细的金属线将芯片连接到电路板上以传输电信号。然而，引线键合面临的挑战在于，其尺寸未能与晶体管密度的微缩保持同步，这意味着晶体管处理能力的增长已超出了引线所能传输