野村-大中华半导体：Copos，混合债，先进逻辑测试-20250915【21页】

全球市场研究 大中华半导体 2025年9月15日 股权：技术 研究人员 Copos，混合债券，高级逻辑/测试 半导体 杰恩·亚伦，CFA - NITBaaron.jeng@nomura.com +886(2) 21769962 我们来自SEMICON台湾2025的关键要点 来自 SEMICON Taiwan 2025 的关键观察：CoPoS、3D 混合键合、N2 和 GAA、测试范式转变、Bizlink 在 CPO Donnie Teng - NIHKdonnie.teng@nomura.com +852 2252 1439 我们在 SEMICON Taiwan 2025 上度过了上周，并参加了扇出面板级封装 (FOPLP)、先进逻辑制造和先进测试的论坛。人工智能/高性能计算继续是半导体制造、组装和测试中技术发展的主要驱动力。 Eric Chen, CFA - NITBeric.chen@nomura.com +886(2) 21769965 维维安杨 - NITBvivian.yang@nomura.com +886(2) 21769970 我们在下文将介绍田野考察的发现，并总结我们从活动中得出的主要结论： 1. 行业仍在应对FOPLP或芯片面板基板（CoPoS）的制造可行性问题，正如生态系统合作伙伴所分享的。去年，并且我们持有观点，CoPoS直到2029F才会准备好量产，尽管过去一年中最关键的行业发展是台积电（TSMC）确认了310x310毫米的载板尺寸（2330 TT，买入）。 亚洲科技 肯尼·陈 - NITBkenny.chen@nomura.com +886 2 21769978 2. 3D混合键合在未来几年可能会在人工智能芯片中更加普遍，以将相对不那么关键的模块（例如I/O）从核心芯片区域卸载出来，并将布局方案保留给更多的计算核心，但边缘人工智能的采用可能要到2027年才会到来。话虽如此，近期混合键合的订单可见性比预期要弱。 3. 光刻技术不再是从2纳米及更高制程节点扩展的关键，因为埃米级别的精控和材料创新的重要性更大。 4. 随着引脚数量增加、封装尺寸增大等芯片设计复杂度提升，半导体测试的价值与日俱增，并且可能需要更多的测试插入，尤其是在生产流程的早期阶段。 5. bizlink（3665 tt，买入）可能是一个被低估的共封装光学（cpo）品牌，尽管产品验证仍在进行中。bizlink与senko（9069 jp，未评级）的合作可能使其成为台积电（tsmc）的备选光纤阵列单元（fau）解决方案提供商，除了foci（3363 tt，未评级）。bizlink/senko和foci是与台积电的cpo合作的主要fau供应商。 近季台积电新增CoWoS产能缓慢 正如我们所指出亚洲 AI 半导体及服务器核心报告在8月，台积电的CoWoS产能扩张计划现在看起来比一年前更加自律，目标是到2026年以更缓慢的速率提升产能。我们最新的行业调查继续支持我们比市场更为审慎的估计，因为台积电在接下来的季度尚未快速增加CoWoS（主要为CoW）产能，但像ASE/SPIL（3711 TT，中性）这样的OSAT公司可能会更积极地建设产能（主要为WoS）。 在我们“全球先进封装——CoWoS、SoIC和InFO的演进“报告中，我们强调了随着进一步的工艺节点迁移，AI芯片面积的增加，这将推动台积电未来AI芯片封装采用更多的 Cow TCB 设备。我们注意到 ASMP（522 HK，买入）已在 5 月底被一家领先晶圆代工厂认证为潜在的第二个 Cow TCB 供应商，以及现有的供应商 K&S（KLIC US，买入）。尽管 ASMP 也是合格的供应商并且一直在处理客户的产品样品，但我们预计 K&S 在短期内仍将保持其主导地位，因为它开发了甲酸和等离子体转换 TCB，这提供了强大的服务支持。” 生产完成：2025-09-15 00:33 UTC 行业领先铸造厂。因此，我们认为K&S仍然领先于ASMP。另一方面，尽管ASMP在与K&S的CoWTCB方面落后于竞争对手，但我们认为ASMP将在未来几个季度继续从ASE/SPIL获得WoS TCB订单，因为ASE/SPIL仍在扩大其WoS产能。 copos 可制造性悬而未决，不足为奇 成本效益、更高中介载板区域的利用率和可扩展性支撑了从扇出型晶圆级封装（FOWLP，例如CoWoS）到扇出型面板级封装（FOPLP）的发展转变，AMD（AMD美国，未评级）认为尺寸大于8倍制版尺寸的中介载板正朝着FOPLP（图1)。这些理由还没有改变，但还没有改变的还有 vs.我们去年在台灣的SEMICON發現是生态系统就绪和制造技术可扩展性瓶颈的缺乏。从芯片设计人员的角度来看，AMD的战略是重用物理晶圆级封装IP，特别是嵌入式扇出桥（EFB），以面板形式来确保兼容的设计规则和无缝过渡，更重要的是将高带宽芯片间互连局部化到硅桥，并放宽面板级重分布层（RDLs中的线/空（L/S）要求。图2). Lam Research (LRCX US, 未评级) 指出从 WLP 工具转向 PLP 工具变得更加复杂，涉及：1) 技术性能如更难的边缘控制和对均匀性与精确性控制的要求；2) 生产力压力随着更高的吞吐量要求设备制造商重新思考工艺流程、工具设计、自动化和循环时间；以及3) 规模和物流挑战从超大型设备和支持重型面板操作中。应用材料公司已有电镀工具KALLISTO（载板尺寸高达650x650毫米）和PHOENIX（载板尺寸高达510x515毫米）在市场上，并且正在开发一款适用于310x310毫米载板的新产品（我们认为这可满足台积电CoPoS载板尺寸；）图3). 来自应用材料公司（AMAT US，未评级）和奥托创新（ONTO US，未评级）的发言人讨论了RDL挑战，例如大尺寸基板掩模拼接误差、翘曲、芯片位移和套准，所有这些都可能导致负面产能影响（图4). 玻璃载体在进行FOPLP工艺流程时，也面临一些技术问题，如翘曲管理和裂纹。康宁（GLW美国，未评级）指出了三种减少翘曲及其相关挑战的方法：1) 降低热膨胀系数（CTE）的delta在玻璃与复合半材料之间，但封装CTE在整个加工过程中会发生变化。选择理想的载体CTE可能需要超过一年的时间。2) 增加玻璃载体厚度,但某些设备可能具有有限的承运厚度/重量处理能力。3) 增加玻璃载体的杨氏模量（刚度的一种度量）, 但高模量玻璃可能更难生产，并可能面临更高的热冲击风险（图5 and图6). 该论坛还邀请了来自Powertech（6239 TT，未评级）和ASE的演讲者，尽管它们与台积电的310x310mm相比，在载体尺寸上有所不同（Powertech的是510x515mm；ASE的是300x300mm和600x600mm），但两者都多年来一直在开发FOPLP，被邀请分享FOPLP在OSATs的开发情况。Powertech已经展示了FOPLP生产（主要为先芯片后封装）的消费应用，从2019年（图7), 并且目前正在开发用于网络连接的芯片最后平台“芯片最后集成封装（CLIP）”以及用于人工 智能/HPC的芯片中部平台“扇出支柱（PiFO）”。根据Powertech的说法，当扇出尺寸超过3倍掩膜时，基板上的CLIP和基板上的PiFO可以作为基板上的2.5D TSV中介层的替代方案（公式为）。图8), 并计划于2025年将PiFO引入基板上，尺寸可达5.5x掩模（2x SoC + 12x HBM），并在2026年进一步集成光学引擎（OE），尺寸为5-9x掩模（2x SoC + 8x HBM + 2x OE）(图9). 亚斯隆在foplp中讨论了其光刻实践，例如光刻胶缝隙涂覆（与fowlp的旋涂相比）以及通过激光直接成像进行无掩模曝光，用于高铜柱和rdl通孔，并取得了良好效果。至于其600x600mm晶圆载体，它选择在600x600mm载体上进行rdl堆叠，并将有机中间层分成四个300x300mm的板，以便于后续组装（键合、底部填充、模塑等），考虑到与600x600mm组装相似的生产力，但在组装和c4工艺中风险更低（300x300mm在亚斯隆处更成熟；图10). 在我们报告“Copos发展较为崎岖“今年7月，我们指出了台积电CoPoS开发的可能进度慢于预期，量产时间表可能推迟至2029年下半年，部分原因是处理面板载板相对于晶圆的技术不成熟，以及更大面积和更多RDL的翘曲控制。尽管来自台湾半导体展论坛演讲者和供应链参与者的反馈证实了我们的预期，即台积电将在2026年下半年建成一条CoPoS中试线，但...” 在开发方面，我们仍然怀疑量产能否从2027-28年启动，并仍然预计2029-30年是一个更现实的目标。同时，一些论坛发言人也分享了对芯片-晶圆-电路板（CoWoP）的初步想法，特别是在L/S缩放挑战以取代ABF基板方面，这与我们在中概述的观察结果一致。亚洲 AI 半导体及服务器核心报告. 三维堆叠正兴起，可能走向边缘，但近期订单可见度可能弱于预期 CoPoS/FOPLP和CoWoS本质上是2.5D封装，通过集成3D混合键合实现“3.5D封装”，AMD认为3.5D芯片模块可以实现更短的数据路径和更高的互连能效，并估计在给定的模块面积下，与单纯的2.5D封装相比，其活性硅面积大约增加80%（图 11）。在一个3.5D封装中，互连间距的缩放涵盖3D混合键合（亚9微米）、2.5D微凸点（亚40微米）、2D C4凸点（亚150微米）和BGA/LGA（亚1毫米），因此人工智能芯片设计人员必须全面投资于先进封装的所有方向，以确保性能（）。图13事实上，AMD凭借MI300和MI350 GPU开创了3.5D封装技术，后者利用面到面混合键合将GPU裸片堆叠在0.8x光罩I/O芯片上，键合间距为9um，并在下方放置一个3.6x光罩硅中介层，互连微凸点间距为36um（图12). 我们也注意到博通（AVGO US，未评级）于2024年12月宣布其3.5D eXtreme Dimension System in Package (XDSiP) 平台对AI ASIC客户可用。该平台可以在台积电的CoWoS-L（预计到2026年底晶圆尺寸为5.5x）上的单封装设备中支持高达12堆叠的HBM，并结合面对面混合键合，直接连接顶部和底部芯片的顶层金属层，从而在堆叠芯片之间实现信号密度增加7倍，相比面对面（图14).博通随后预计其3.5D XDSiP平台上的一个AI ASIC项目将于2026年2月开始生产。 在我们大中华区半导体策略七月更新，我们标记了我们对苹果（AAPL US，未评级）2026财年的Mac CPU和iPad应用处理器的期望，它们可能是AMD之上TSMC SoIC平台上的第二个重要客户，苹果的需求可能会推动TSMC的总SoIC产能建设在2025年底达到8kwpm，从2025财年之前的4kwpm。然而，短期内混合键合订单的可视度低于预期。我们认为硅光子（SiPh）可能是第三个有意义的批量应用，用于在光子IC（PIC；65nm SOI + 先进的光刻和蚀刻）上堆叠先进电气IC（EIC；7nm及以下）。图17)以推动SoIC产能进一步扩张至2027年底的12kwpm。还有许多人工智能加速器计划利用SoIC，包括AWS的（AMZN US，未评级）Trainium 4（图15)和Meta的（META US，未评级）MTIA Olympus（图16) 以便设计可以将相对较少的使命关键模块（例如I/O）从核心芯片区域卸载，并为更多的计算核心保留布局平面，我们认为下一个有意义的（但尚未确定）可能是nVidia的（NVDA US，未评级）Feynman GPU在2028F。 尽管我们对除AMD之外更多芯片采用混合键合/SoIC设计持乐观态度，例如苹果、Meta等，但我们观察到短期内混合键合订单的可观性低于预期。我们之前认为苹果/TSMC可能在2025年第三季度向Be