电子行业深度报告：乘“封”破浪：面板级封装的投资新蓝海

乘“封”破浪：面板级封装的投资新蓝海 摘要 •2024年，封装市场整体同比增长16%至1055亿美元，其中先进封装市场同比增长20.6%至513亿美元，占比接近50%。根据Yole预测，封装市场整体规模有望在2030年至1609亿美元，其中先进封装规模有望增长至911亿美元，2024-2039年复合增长率达10%。基于高端市场及中低端市场划分，当前中低端市场规模仍主导先进封装市场。但随着生成式AI、边缘计算以及智能驾驶ADAS对性能需求的扩张，预计2029年，高端市场份额将从2023年的8%提升至33%。 •为何需要先进封装？一则，先进制程摩尔定律的尽头，封装摩尔定律的开始。摩尔定律实际上是一则商业定律，是指集成的单位面积的晶体管数量上升伴随着单个晶体管价格下降。当晶体管大小微缩至分子，甚至原子大小时，先进制程的代价会导致规模化效应大幅锐减，从而打破了单个晶体管价格下行的规则。那么，如何以更低成本带来更高性能则转向了从系统层面考虑的封装工艺。二则，随着下游对多样化功能的需求，功能器件之间的交互更加频繁，水平角度体现在于GPU与VRAM（显存）之间，垂直角度体现在PCB与芯片间的线宽/线距巨大差异。如何以更低成本高效实现芯片间与芯片内部高速互连，提高系统整体性能是驱动封装的核心。 •为何需要面板级封装？：采用面板级封装（PLP）技术具有更高的成本效益、更强的设计与布局灵活性，以及更优异的热性能和电气性能。PLP解决方案采用厚铜重布线层（RDL）实现芯片互连，既能支持高电流密度，又彻底消除了对引线框架或基板的需求。2024年传统封装市场规模542亿美元，预计2030年将达到698亿美元，PLP封装可替代空间广阔。此外，除基于封装基板的晶圆级封装外，2024年晶圆级封装市场为21亿美元，FO/2.5D有机中介层市场18亿美元，预计2030年，WLCSP+2.5D有机中介层封装市场将达到84亿美元。若面板级封装加速渗透，在成本优势下，基于晶圆为工艺平台的WLCSP及2.5D有机中介层封装或将被PLP替代。 •为何在高端市场基板如此重要？：封装基板的主要用途在于四个方面，传输、散热、保护，功能集成：1、为IC芯片的信号传输和电源分配提供有效的输入输出路径，且信号损失低；2、提供器件工作时所产生的热量的有效散热路径；3、为器件提供保护，在受到外界机械应力和化学环境腐蚀时，确保器件不受损害或者性能退化；4、提供更大的面积，从而能够放置更多功能芯片。其中，我们认为对于封装基板及其材料最重要的性质是传输（低损耗），也是持续封装摩尔定律的核心。为了匹配芯片I/O密度的不断提升（I/O数量更多、节距更精细），以满足移动设备、5G、数据中心、云计算和高性能计算（HPC）等大趋势下的系统需求。这也导致了在芯片间互连分辨率需求向更高密度发展。当前RDL布线线宽/线距需要底部材料可满足10μm之内，甚至2μm。当前来看，即使高端HDI Board也只能实现25/25至50/50μm，无法满足芯片互连需求。此外，信号完整性也是封装基板及材料需要考虑的因素。 •COWOP？Substrate-Less?：我们认为Chip on Wafer on PCB的实际思路并非是substrate-less（去基板），而是在于模糊了PCB与基板之间的定义。换句话而言，无论是中介层还是基板、PCB其功能均是芯片间传输、散热、保护，功能集成，若实现COWOP技术，相当于需要将基板的功能转移至PCB，基板的技术、材料或仍然通用。另外，以当前PCB的布线密度和IO密度而言仍然无法实现与中介层的匹配；若要实现COWOP核心是在于寻找能够实现高密度IO的材料，从而使PCB能够匹配硅中介层的L/S、IO Pitch，后续PCB可能走向类基板的定位，传统PCB使用基板材料制备从而实现IC直接封装至PCB之上。从这个角度而言，COWOP与基板并不冲突，基板工艺或运用于PCB之上，使其能够实现高IO需求。 •相关公司：封装基板及材料公司，联瑞新材（688300.SH）、华正新材（603186.SH）、兴森科技（002436.SZ）、深南电路（002916.SZ）、景旺电子（603228.SH）、生益科技（600183.SH）、南亚 新 材（688519.SH）；OSATs（封 装 代 工 厂 商），华 天 科 技（002185.SZ）、华 润 微（688396.SH）； 基 板 制 造 设 备 厂 商 ： 大 族 激 光（002008.SZ)、鼎 泰 高 科（301377.SZ）、中 钨 高 新（000657.SZ）。 •风险提示：技术风险：PLP封装仍处于导入阶段，大Panel的翘曲问题，与硅的热应力问题仍需解决；行业技术变革大，且当前Panel标准仍然不明确；大尺寸Panel需采购新设备，公司前期投入较大。行业风险：AI及算力芯片需求下滑，半导体周期下行。政治、政策不确定性因素及其他宏观因素 目录 一、先进封装市场概览 风险提示： •技术风险：PLP封装仍处于导入阶段，大Panel的翘曲问题，与硅的热应力问题仍需解决；行业技术变革大，且当前Panel标 准 仍 然 不 明 确 ； 大 尺 寸Panel需采购新设备，公司前期投入较大。 二、为何需要先进封装？ 三、为何需要面板级封装？ 四、为何在高端市场基板如此重要？ •行业风险：AI及算力芯片需求下滑，半导体周期下行 五、COWOP取代基板？ •政治、政策不确定性因素及其他宏观因素 六：相关公司 先进封装市场概览 •2024年半导体市场在生成式AI及数据中心需求推动下显著复苏，同时也得益于智能手机和PC等主要市场的部分复苏以及存储领域的回暖。2024年，封装市场整体同比增长16%至1055亿美元，其中先进封装市场同比增长20.6%至513亿美元，占比接近50%。根据Yole预测，封装市场整体规模有望在2030年至1609亿美元，其中先进封装规模有望增长至911亿美元，2024-2039年复合增长率达10%。 •高端算力芯片驱动先进封装市场。当前主流高端算力芯片均采用2.5D封装技术，如英伟达B系列及下一代Rubin架构均采用台积电CoWoS-L封装工艺；AMD高端算力卡MI300X、MI355X则采用台积电CoWoS-S封装工艺。2024年Q4台积电CoWoS产能至3.5万片（12英寸）/每月，至2025年Q4，台积电CoWoS月产能将达到7万片/月。 先进封装市场概览 •基于高端市场及中低端市场划分，当前中低端市场规模仍主导先进封装市场。但随着生成式AI、边缘计算以及智能驾驶ADAS对性能需求的扩张，预计2029年，高端市场份额将从2023年的8%提升至33%。 为何需要先进封装？ ➢摩尔定律决定了单个功能Chip的算力或处理数据能力，通过先进制程缩小Chip内部的颗粒度以提升单个芯片的密度。如果把整个GPU或CPU比作一辆赛车，AIChip作为赛车的引擎决定了GPU或CPU的潜在速度能力。 ➢但是，不同功能和工艺的模块（CPU,GPU,HBM,SiPh,AIChip等）仍然需要互连工作，而非独立工作。所以，衡量一辆赛车的能力绝非是单纯的引擎参数，而是整车的性能。所以，先进封装及封装材料是提升系统级别整体性能的关键，当前的先进封装已完全渗透至高端算力卡。 先进封装市场概览 为何需要先进封装？ •驱动封装的是什么？一则，先进制程摩尔定律的尽头，封装摩尔定律的开始。摩尔定律实际上是一则商业定律，是指集成的单位面积的晶体管数量上升伴随着单个晶体管价格下降。当晶体管大小微缩至分子，甚至原子大小时，先进制程的代价会导致规模化效应大幅锐减，从而打破了单个晶体管价格下行的规则。那么，如何以更低成本带来更高性能则转向了从系统层面考虑的封装工艺。二则，随着下游对多样化功能的需求，功能器件之间的交互更加频繁，水平角度体现在于GPU与VRAM（显存）之间，垂直角度体现在PCB与芯片间的线宽/线距巨大差异。如何以更低成本高效实现芯片间与芯片内部高速互连，提高系统整体性能是驱动封装的核心。 •封装的摩尔定律不再于对单个芯片的集成密度的需求，而是在于高输入/输出端口（高I/O），另一个角度体现在凸点间距，越小的间距（L/S）意味着越高的IO密度。尽管摩尔定律一直只适用于单个IC，但如今这个概念开始体现在了封装领域。20世纪60年代采用的引线键合IO数量仅16个，而当前采用硅转接板的封装技术的IO数量增长至封装面单位平方毫米远大于18个，且线宽/线距微缩至1μm。 为何需要先进封装？ •为了提升IO密度，采用扇出工艺和嵌入式封装或两者结合的嵌入式扇出工艺。扇出或嵌入式的优点则是上文所说的改善互连性能，一则通过芯片倒装到基板（凸点形成I/O端，较引线键合距离短），芯片和基板的互连距离较短。二则通过扇出型工艺（扩大尺寸）可实现更高密度的布线（沉积RDL层），从而匹配更高IO需求。 •嵌入式封装（embedded）意味着将芯片嵌入基板内，并在芯片上建立RDL布线层，因此也被称为芯片前置（chip first)，通过环氧树脂（EMC）将IC塑封到晶圆上，RDL布线直接沉积在重组IC上，因此芯片与封装或电路板之间互连非常短。另外，由于嵌入式封装将芯片嵌入基板且可以通过研磨工艺减薄封装体大小，所以相对而言有更小尺寸。 为何需要先进封装？ •先进封装相较于传统封装在集成度、互连密度、互连距离及物理尺寸等角度进一步提升。先进封装工艺核心在于实现芯片间、芯片与中介层/基板间极其密集的互连。允许多个芯片（同构或异构-如CPU、GPU、Memory、RF芯片）在极小空间内紧密协作，形成复杂的系统级功能。例如台积电的CoWoS-R(Chip-on-Wafer-on-Substrate)使用硅中介层（Silicon Interposer）实现内嵌超精细的再布线层(RDL)和硅通孔(TSV)。多个芯片（如GPU和HBM）并排放置在中介层上，通过中介层内部的超高密度互连（线宽/间距可<1μm）进行高速通信。中介层再通过凸点连接到更大的封装基板 •基于封装载体不同，可分为晶圆级（wafer-level）与面板级（panel-level）。面板级封装亦可细分为作为载体的临时载板在加工工艺中使用，最终产品形态不存在于封装体内部，类比晶圆级封装的晶圆载体；另一种则是基于基板厂商/PCB厂商/LCD的面板加工工艺厂商，面板作为转接板/基板，其最终仍会保留在封装体内部。 为何需要先进封装？ •晶圆级封装与面板级封装在系统框架上类似。了解面板级封装前，我们先以晶圆级封装，尤其是扇出型晶圆级封装(FOWLP)为例，了解当前封装技术路线。典型FOWLP工艺起点是从通过将单个器件放置在200mm/300mm载体晶圆上。重组晶圆用环氧模塑成型。模塑扩展了芯片的表面尺寸，所以能够实现更高密度的扇出工艺，放置更多的凸点。移除载体后，将已模塑或重组晶圆翻转，沉积RDL，最后使用模板将焊球放置在RDL布线层，对晶圆上的焊球进行熔合和回流。可以看出，传统意义上的晶圆级封装无需基板，且多以单个芯片为主。但由于可以在一个载体上实现多个芯片的封装，效率较高。 •基于工艺不同，可区分为芯片先置（ChipFirst）及RDLFirst。基于器件方向可分为面向上及向下。相对而言，ChipLast（即先进行RDL布线）具有芯片零偏、应力较小，且可以实现更高密度布线，所以其应用于高端 为何需要先进封装？ •除了消费级电子及AI算力芯片外，先进封装在光纤领域也至关重要： ➢图表：先进封装在光纤通信应用（CPO) •铜线互连阶段：传统铜互连的能效表现超过30pJ/比特，基准延迟为1X，传输距离超过100毫米。需要增加重定时器(Re-Timer)芯片来补偿信号损失，这进一步增加了系统功耗和延迟，同时也使整体架构更加复杂。 •PCB板载光引擎（光模块）阶段：通过在PCB板上以模块化方式插入光引擎（EIC+PIC模块），传输距离保持在100毫米以