乘“封”破浪：面板级封装的投资新蓝海

乘“封”破浪：面板级封装的投资新蓝海 证券分析师：唐仁杰S0370524080002行业评级：增持 摘要 2024年，其装市场整体同比增长16%至1055化美元，其中先过对装市场同比增长20.6%至513亿美元，占比接近50%。根据Yo1e预测，并装市场整体规模有望在2030年至1609化美元，其中先连对装煤张，预计2029年，高市场份额将从2023年的8%规升至33% 微缩至分子，甚至原子大小时，先进制程的代价会手效规模化效应大%或，以需打数了单个易依管价格下行的总则。那么，如何以变低成本带未更高性能划转向了从系统公而考必的表工艺。片阿与芯片内部两速互连，提系统整体性能是动计象的心。 为何需委面板级对装？：采用面板级对装（PLP）技术具有更高的点本效益，更强的设计与布局灵活性，以及更优异的热性能和电气性能。PLP解决方至采用厚幻重市战层（RDL）实现芯片五连，既能支时高电流留流，文需点消除了对引线框架或甚板的需求，2024年传统好装市场规接542亿美元，源计2030年游达到698亿美元，PLP对装可情代空间广阅。此外，除基于对表送板的品因效对装外平台的WLCSP及2.5D有求中命是对或将放PLP替代。 为何在高端市场基板如此重要？：对表基板的主要用途在于四个方西，传输、散热、保护，功能集成：1，为1G芯片的信号传龄和电源分配投供有效的输入能出路径，信号预大低：2、提供器件工作时所产生的熟量的有效丧慎醇径；3、为器件提供保扩，在全到外界机械应力和化学环境码效对，确保器件不受损害或者性施退化；4，提供更大的西积，从而能够放至更多功能芯片。其中，我们认为对于封表基板及其对料氧重要的性质是传输（低损），也是持策封装厚尔定律的核心。为了匹配些片1/0展的不断提升（1/0效圣更多、节距更情润），以满定移动设备、56、数据中心、云计算和高慢能计算（HPC）等大随募下的系统需求。这电导致了在芯片间互违分证率高求向更高密反发展。当前RDL布战线宽/线距高要点部村本可满是10m之内，甚至2m。当前来需，即便高端HDIBo8rd电只能实现25/25至50/50μm，无法满是总片互连需率。北外，信号完整性电是对景基报及材料需要考志的图素。 CowoP？Substrate-Less?：我们认为ChiponWaferonPCB的实际恶路并非是substrate-less（去基板），而是在于模糊了PCB与基板之间的定义，携句话而言，无论是中介层还是基板、PCB其功能均是芯片间传抬、款热、保扩，功能某成，若实现CONOP术，格当于需要将基板的功能转移至PCB，基板的技术。材料或勿然通用。另外，以当前PCB的布线密度和O密度而言仍热无法实现与中个层的区配；若要实现COWOP核心是在于导技能够实现高密度I0的材料，从而使PCB能够匹配硅中介虽的L/S、10Pitch，后续PCB可能定向灵基板的定位，传效PCB使用基板材料制务从而实现IC直接时象至POB之上。从这个间度而言，0OWOP与基点并不冲突，基版工艺或运周于P0B之上，使其能多实现尚10高本。 亚新村（688519.SH）；0SATs（对代工厂商），华天科技（002185.SZ）、华淘盈（688396.SH）；基板制选设各厂商：大族激光（002008.SZ）、鼎泰高科（301377.SZ）、中鸿高新(000657.SZ) 风险提示：技术风险：PLP对装仍处于导入阶段，大Panel的想曲问题，与硅的热应力问题仍需解决；行业技术变大，且当前Panel标准仍然不明确；大尺寸Panel需未购新设务，公司前期投入较大。行业风险：AI及算力芯片需求下滑，半导体周期下行。政治、政策不确定性因素及其他宏观因素金元证券股份有限公司 ①全国统一客服电话：95372」此文件版权归金元证券股份有限公司所有，未经许司任何单位或个人不得复制、翻印。 目录 先进封装市场概览 风险提示： 技术风险：PLP封装仍处于导入阶段，大Pane的翘曲问题，与硅的热应力问题仍需解决：行业技术变革大，且当前Panel标准仍然不明确：大尺寸Panel需采购新设备，公司前期投入较大。行业风险：AI及算力芯片需求下滑，半导体周期下行政治、政策不确定性因素及其他宏观因素 为何需要先进封装？ 为何需要面板级封装？ 四、为何在高端市场基板如此重要？ 五COWOP取代基板？ 六：相关公司 先进封装市场概览 2024年半导体市场在生成式AI及数据中心需求推动下显著复苏，同时也得益于智能手机和PC等主要市场的部分复苏以及存储领域的回暖。2024年，封装市场整体同比增长16%至1055亿美元，其中先进封装市场同比增长20.6%至513亿美元，占比接近50%。根据Yole预测，封装市场整体规模有望在2030年至1609亿美元，其中先进封装规模有望增长至911亿美元，2024-2039年复合增长率达10%。 高端算力芯片驱动先进封装市场。当前主流高端算力芯片均采用2.5D封装技术，如英伟达B系列及下一代Rubin架构均采用台积电CoWoS-L封装工艺：AMD高端竟力卡MI300X、MI355X则采用台积电CoWoS-S封装工艺。2024年Q4台积电CoWoS产能至3.5万片（12英寸）/每月，至2025年Q4，台积电CoWoS月产能将达到7万片/月。 先进封装市场概览 基于高端市场及中低端市场划分，当前中低端市场规模仍主导先进封装市场。但随着生成式AI、边缘计算以及智能驾驶ADAS对性能需求的扩张，预计2029年，高端市场份额将从2023年的8%提升至33%。 为何需要先进封装？ 摩尔定律决定了单个功能Chip的算力或处理数据能力，通过先进制程缩小Chip内部的颗粒度以提升单个芯片的密度。如果把整个GPU或CPU比作一辆赛车，AIChip作为赛车的引擎决定了GPU或CPU的潜在速度能力。 但是，不同功能和工艺的模块（CPU，GPU，HBM，SiPh，AIChip等）仍然需要互连工作，而非独立工作。所以，衡圣一辆赛车的能力绝非是单纯的引擎参数，而是整车的性能。所以，先进封装及封装材料是提升系统级别整体性能的关键，当前的先进封装已完全渗透至高端算力卡。 先进封装市场概览 为何需要先进封装？ 驱动封装的是什么？一则，先进制程摩尔定律的尽头，封装摩尔定律的开始。摩尔定律实际上是一则商业定律，是指集成的单位面积的晶体管数量上升伴随若单个晶体管价格下降。当晶体管大小微缩至分子。甚至原子大小时，先进制程的代价会导致规模化效应大幅锐减，从而打破了单个品体管价格下行的规则。那么，如何以更低成本带来更高性能则转向了从系统层面考虑的封装工艺。二则，随着下游对多样化功能的需求，功能器件之间的交互更加频繁，水平角度体现在于GPU与VRAM（显存）之间，垂直角度体现在PCB与芯片间的线宽/线距巨大差异。如何以更低成本高效实现芯片间与芯片内部高速互连，提高系统整体性能是驱动封装的核心。 封装的摩尔定律不再于对单个芯片的集成密度的需求，而是在于高输入/输出端口（高1/O），另一个角度体现在凸点间距，越小的间距（L/S）意味若越高的1O密度。尽管库尔定律一直只适用于单个IC，但如今这个概念开始体现在了封装领域。20世纪60年代采用的引线键合IO数量仅16个，而当前采用硅转接板的封装技术的IO数量增长至封装面单位平方毫米远大于18个，且线宽/线距微缩至1μm。 为何需要先进封装？ 为了提升1O密度，采用扇出工艺和嵌入式封装或两者结合的嵌入式扇出工艺。扇出或嵌入式的优点则是上文所说的改善互连性能，一则通过芯片倒装到基板（凸点形成I/O端，较引线键合距离短），芯片和基板的互连距离较短。二则通过扇出型工艺（扩大尺寸）可实现更高密度的布线（沉积RDL层），从而匹配更高IO需求。 嵌入式封装（embedded）意味着将芯片嵌入基板内，并在芯片上建立RDL布线层，因此也被称为芯片前置（chipfirst)，通过环氧树脂（EMC）将IC塑封到晶圆上，RDL布线直接沉积在重组IC上，因此芯片与封装或电路板之间互连非常短。另外，由于嵌入式封装将芯片嵌入基板且可以通过研磨工艺减薄封装体大小，所以相对而言有更小尺寸。图表：芯片倒置+扇出工艺 为何需要先进封装？ 先进封装相较于传统封装在集成度、互连密度、互连距离及物理尺寸等角度进一步提升。先进封装工艺核心在于实现芯片间、芯片与中介层/基板间极其密集的互连。允许多个芯片（同构或异构-如CPU、GPU、Memory、RF芯片）在极小空间内紧密协作，形成复杂的系统级功能。例如台积电的CoWoS-R(Chip-on-Wafer-on-Substrate)使用硅中介层（SiliconInterposer）实现内嵌超精细的再布线层(RDL）和硅通孔（TSV)。多个芯片（如GPU和HBM）并排放苣在中介层上，通过中介层内部的超高密度互连（线宽/间距可<1um）进行高速通信。中介层再通过凸点连接到更大的封装基板 基于封装载体不同，可分为晶回级（wafer-level）与面板级（panel-level）。面板级封装亦可细分为作为载体的临时载板在加工工艺中使用，最终产品形态不存在于封装体内部，类比晶圆级封装的晶圆载体；另一种则是基于基板厂商/PCB厂商/LCD的面板加工工艺厂商，面板作为转接板/基板，其最终仍会保留在封装体内部。 为何需要先进封装？ 品圈级封装与面板级封装在系统框架上类似。了解面板级过装前，我们先以品圆级过装，尤高是扇出型晶国级封装(FOWLP)为例，了解当前封装技术路线。典型FOWLP工艺起点是从退过将单个器件放置在200mm/300mm裁体品更上，需组品圆用环氧模望成型，模塑扩展了芯片的表面尺寸，所以能多实现更高密度的离出工艺，放置更多的凸点移除载体后，将已模望或重组品圆翻转，沉积RDL，最后使用模板将焊球放置在RDL布层，对品上的焊球进行熔合和回流。可以看出，传统意义上的品图级封装无需基板，且多以单个芯片为主，但由于可以在一个载体上实现多个芯片的封装，效率较高， 基于工艺不同，可区分为芯片先置（ChipFirst）及RDLFirst，基于器件方向可分为面向上及向下，相对而言，ChipLast（即先进行RDL布线）只有芯片要隔、应力较小，且可以实现更高密度布线，所以其应用于高端 为何需要先进封装？ 除了消费级电子及AI算力芯片外，先进封装在光纤领域也至关重要： 图表：先进封装在光纤通信应用（CPO） 铜线互连阶段：传统铜互连的能效表现超过30pJ/比特，基准延迟为1X，传输距离超过100毫米。需要增加重定时器(Re-Tirmer）芯片来补偿信号损失，这进一步增加了系统功耗和延迟，同时也使整体架构更加复杂。 SiliconPhotonicsRevampsDataTransmission Vertically stacked EIC + PIC, Optical Engine (OE), enables high-bandwidth interconnectFrom Cu Wire to board-, package-, and interposer-level OE integration offers more than10X power benefit PCB板载光引擎（光模块）阶段：通过在PCB板上以模块化方式插入光引擎（EIC+PIC模块），传输距离保持在100毫米以上，但能效提升至优于10pJ/比特，显著提高了带宽和能效。 基板集成光引擎阶段：光引擎直接集成在基板（通常指封装基板）上，传输距离缩短至约10毫米左右。能效提升至优于5pJ/比特，延迟降低到0.1X以下，提供了显著的系统级性能优势。 中介层集成光引阶段：硅光芯片（PIC）和电子集成电路(EIC）垂直堆叠集成到中介层（通常指硅中介层）上，传输距离缩短至0.1毫米以下，功耗降至约2pJ/比特，延迟降低到0.05X以下，实现了超高速的XPU间光互连，同时整体系统能效提升了10倍以上， 为何需要面板级