3D DRAM行业专题报告：3D DRAM时代或将到来，国产DRAM有望迎来变革契机

3DDRAM行业专题报告 投资评级：（）报告日期：推荐维持2024年08月08日 ◼分析师：毛正◼SAC编号：S1050521120001◼联系人：张璐◼SAC编号：S1050123120019 投 资 要 点 DRAM技术工艺逐渐步入瓶颈期，3D DRAM应运而生 随着摩尔定律推进速度放缓，DRAM技术工艺也逐渐步入瓶颈期。目前DRAM芯片工艺已到10nm级别，尽管10nm还不是DRAM的最后极限，但多年来随着DRAM制程节点不断缩小，工艺完整性、成本、电容器漏电和干扰等方面的挑战愈发明显，要在更小的空间内实现稳定的电荷存储和读写操作变得日益困难。3D NAND Flash早已实现商业化应用，3D DRAM技术尚在研发中，但随着AI浪潮，大容量、高性能存储器需求将大幅增加，3D DRAM有望成为存储器市场的主流产品。 存储巨头纷纷布局3D DRAM技术，产业生态或迎变局 2024年3月，三星在加州举行的Memcon2024会议上公布了其3D DRAM开发路线图，并计划在2025年推出基于其垂直通道晶体管技术的早期版本的3D DRAM。海力士在VLSI 2024会议上公布了其五层堆叠的3D DRAM产品，生产良率已达56.1%。美光则在2019年就开始了3D DRAM的研究工作。存储巨头纷纷布局3D DRAM技术，产业生态或迎变局。 3D DRAM正处产业化前期，成长空间极大，给予3DDRAM行业投资评级：推荐 3D DRAM完美契合AI应用对高性能和大容量存储器的需求增长，行业主要厂商正在逐渐加大对3D DRAM技术的开发投入，并且通过专利保护的方式为未来的市场竞争和技术主导权做准备。3D DRAM正处产业化前期，成长空间极大，给予行业“推荐”评级，建议关注产业链相关标的：中微公司、拓荆科技、中科飞测、精智达、华海清科等。 风 险 提 示 宏观经济增长不及预期的风险；海外科技管制进一步加强的风险；本土科技创新突破不及预期的风险；下游需求恢复不及预期的风险；行业景气度复苏不及预期的风险；推荐标的业绩不及预期的风险。 2.3D DRAM应运而生，有望改变DRAM行业生态3.全球存储巨头纷纷布局3D DRAM技术1.DRAM技术工艺逐渐步入瓶颈期，HBM助力DRAM赶上AI浪潮4.相关标的 目录CONTENTS 0 1D RA M技 术工 艺逐 渐步 入瓶 颈期，H B M助 力D R A M追 赶A I浪 潮 1.1 DRAM具备高速数据访问和传输能力 DRAM动态随机存取存储器的基本工作原理是在一个存储单元中存储一个比特（0或1）的信息，并通过刷新机制来保持这些信息的稳定性。DRAM中的数据会在断电后很快消失，因此属于易失性存储器，其具有高速、容量大和相对低成本的特点。DRAM的高速数据访问和传输能力，使其能够高效地满足多线程处理、实时计算和大规模数据操作等需要快速数据访问的场景，因此广泛应用于个人计算机、服务器、智能手机、平板电脑等电子设备中，主要用于存储临时数据，如操作系统、应用程序和用户数据。DRAM的基本存储单元由一个晶体管（Transistor）和一个电容器（Capacitor）构成，也被称为1T1C。晶体管作为开关控制是否允许电荷的流入或流出，电容器则用来存储电荷，当电容器充满电后表示1，未充电时则存储0。 1.2 DRAM沿用2D方式缩小器件尺寸遇阻 随着摩尔定律推进速度放缓，DRAM技术工艺也逐渐步入了瓶颈期。从技术角度上看，随着晶体管尺寸越来越小，芯片上集成的晶体管就越多，这意味着一片芯片能实现更高的内存容量。目前DRAM芯片工艺已经突破到了10nm级别，虽然10nm还不是DRAM的最后极限，但多年来随着DRAM制程节点不断缩小，工艺完整性、成本、电容器漏电和干扰等方面的挑战愈发明显，要在更小的空间内实现稳定的电荷存储和读写操作变得日益困难。 根据Tech Insights分析，通过增高电容器减小面积以提高位密度（即进一步减小单位存储单元面积）的方法即将变得不可行。因为用于电容器制造的刻蚀和沉积工艺无法处理极端（高）的深宽比。半导体行业预计能够在单位 存 储 单 元 面 积 达 到 约10.4E-4μm2前（也就是大约2025年）维持2DDRAM架构。 资料来源：Tech Insights，泛林集团，华鑫证券研究 1.2 DRAM沿用2D方式缩小器件尺寸遇阻 随着线宽进入10nm范围，电容器漏电和干扰等物理限制的问题明显增加。物理极限（如量子隧穿效应、漏电流增加、热稳定性下降等）、材料科学挑战（如电介质厚度减少导致的电容减小、泄漏电流增大等）以及制造工艺的精密控制要求，都使得DRAM在继续沿用2D方式缩小器件尺寸（如所谓的4F²缩放）时遭遇严重阻碍。为了补救这种情况，产业界引入了high-k材料和极紫外（EUV）光刻设备等新材料和新设备。 随着2D DRAM缩放难度增大，研发投入、制造成本以及良率控制问题日益突出。在技术节点不断微缩的过程中，单位面积内增加更多比特所需的投资呈非线性增长，而性能提升和成本节省却可能不如预期。这种成本效益的失衡使得继续沿用传统路径进行DRAM缩放不再经济可行，成为产业中难以回避的财务难题，因此新的DRAM技术发展迫在眉睫。 资料来源：半导体行业观察，华鑫证券研究 诚信、专业、稳健、高效 1.3 HBM帮助DRAM从传统的2D过渡到3D 随着数据量爆炸性增长，尤其是AI人工智能、云计算、大数据分析等领域对高速、大容量、低延迟内存的需求持续攀升，市场对更高密度、更低功耗、更大带宽的DRAM产品有着强烈需求。然而，现有2DDRAM技术的发展速度已无法满足这些需求的增长速度，形成了供需之间的矛盾，进一步加剧了DRAM不再有效缩放问题的紧迫性。为了解决这个难题，业内常见的有HighBandwidthMemory(HBM)、ComputationalIn-Memory(CIM)、EmergingMemories（新型存储器）、CXL等技术，它们旨在通过不同的方式（如堆叠封装、计算与存储一体化、采用新材料新机制等）来绕过传统2D DRAM的缩放限制，提升存储密度和性能，其中HBM这两年已经成为与高性能GPU搭配使用的最炙手可热的存储产品。 HBM彻底改变了高性能计算系统管理数据流的方式。与传统内存解决方案相比，它最显著的特点之一是带宽大幅增加。HBM通过使用硅通孔（TSV）和微凸块互连的堆叠DRAM芯片来实现这一目标。这种创新设计允许更短的数据路径，从而提高了数据速度和电气效率。HBM使DRAM从传统的2D形态过渡到3D。但是，目前的HBM还不能算是真正的3D DRAM技术，其主要在封装层面利用3D先进封装技术将DRAM裸芯片堆叠在一起以提升数据吞吐量。 02 3D DRAM应运而生，有望 改 变D R A M行 业 生 态 2.13D DRAM成为下一代DRAM的关键发展方向 AI应用浪潮之下，高性能存储器需求持续攀升，以HBM为代表的DRAM炙手可热。同时，为进一步满足市场需求，存储厂商也在酝酿新一轮DRAM技术“革命”。HBM技术开启了DRAM 3D化之路，让DRAM从传统2D走向了3D，不过当前的HBM并不能被认同为3DDRAM技术。三星4FSquareVCTDRAM与3DDRAM概念更为接近，但这不是3DDRAM唯一的方向与目标，存储厂商对3DDRAM有着更丰富设想。 2.13D DRAM成为下一代DRAM的关键发展方向 3D DRAM（三维动态随机存取存储器）是一种具有新颖存储单元结构的新型DRAM技术。与水平放置存储单元的传统DRAM不同，3DDRAM垂直堆叠存储单元大大增加了单位面积的存储容量并提高了效率，成为下一代DRAM关键发展方向。 在存储器市场，3DNANDFlash已实现商业化应用，3D DRAM技术尚在研发中，但随着AI、大数据等应用的蓬勃发展，大容量、高性能存储器需求将大幅增加，3D DRAM有望成为存储器市场的主流产品。 2.23D DRAM堆栈需要设计重构 为了推进DRAM微缩，很自然地需要将2D DRAM组件侧放并堆叠起来。但这面临几个难题：1）水平方向需要横向刻蚀，但由于凹槽尺寸差异很大，横向刻蚀非常困难；2）在堆栈刻蚀和填充工艺中需要使用不同的材料，这给制造带来了困难；3）连接不同3D组件时存在集成难题。泛林集团认为，为了让这一方案更具竞争力，需要缩短电容器(Cap)的长度（电容器的长度不能和高度一样）并进行堆叠，以提升单位面积的存储单元数量。 2.23D DRAM堆栈需要设计重构 泛林集团为成功实现DRAM的3D堆栈，重新设计了架构，在减小硅区域的同时为电容器的工艺处理提供更多空间，从而缩小纳米薄片的面积。首先，将位线移到了纳米薄片的另一侧，使电流通过晶体管栅极穿过整个纳米薄片，这能够从总体上增加电容器工艺处理的空间，并减小硅区域的面积。其次，引入栅极全包围晶体管，以进一步缩小硅有源区。此外，还将曾经又窄又高的电容器变得又短又宽。之所以能够做到这一点，是因为把位线移到架构的中心，从而获得了更多空间。 2.23D DRAM堆栈需要设计重构 通过在位线接触点两侧放置晶体管/电容器的方式增加每个位线接触点的晶体管/电容器数量之后，就可以堆叠这种重新配置的纳米薄片了。泛林集团所模拟实现的堆叠3D DRAM的第一次迭代有28层高，将比现在的D1z高两个节点（单位存储单元面积约13E-4μm2）。随着层数越多，位数越多，密度也就越大。 2.23D DRAM堆栈需要设计重构 3D DRAM除了需要新架构之外，还必须就金属化和连接性做出改变。几种新的方法可以促使电流通过中央的位线堆叠，包括连接各层的水平MIM（金属－绝缘层－金属）电容器阵列，以及将栅极包裹在硅晶体管周围（栅极全包围）。当电流通过时，只有目标位线（层）被激活。在被激活的层中，电流可以连接到正确的晶体管。 28层3D纳米薄片的关键组件包括：一叠栅极全包围纳米薄片硅晶体管、两排晶体管之间的位线层、24个垂直字线位线、层和晶体管之间以及晶体管和电容器之间的互连水平、MIM电容器阵列。为了避免3D NAND中使用的台阶式结构的局限性，泛林建议引入穿过硅堆栈层且可以在特定层停止（每层一个通孔）的通孔阵列结构，将接触点置于存储单元内部。沟槽制作完成后，引入只存在于侧墙的隔离层。高沟槽用于引入刻蚀介质以去除硅，然后在空沟槽中引入导电金属。 2.33D DRAM存储密度将显著高于2D DRAM NEO半导体表示，由于其3DDRAM制造工艺与3DNAND非常相似，3DDRAM密度将随着同时期3DNAND层数量的增加而增加。3D DRAM的实际密度也将取决于同时期3DNAND工艺的进步，因此可以基于现有3DNAND技术路线图的对3DDRAM的存储密度做出合理的估计。 03全球存储巨头纷纷布局3DD R A M技 术 3.1三星公布其3D DRAM开发路线图 三星在Memcon2024会议上公布其3DDRAM开发路线图。早在2021年，三星电子正式对外宣布其3DDRAM开发项目。2024年3月，三星电子在加利福尼亚州圣何塞举行的全球芯片制造商峰会Memcon2024上公布了其3DDRAM开发路线图。三星公司计划在2025年推出基于其垂直通道晶体管技术的早期版本的3D DRAM，该技术在构成单元的晶体管中垂直设置一个通道，并用一个栅极包裹住它作为开关。三星还计划在2030年推出更新版本的堆叠式DRAM，该DRAM可以堆叠包括电容器在内的所有单元。三星已于今年早些时候在美国硅谷开设了一家新的3DDRAM研发实验室。 三星展示了两项新型3DDRAM内存技术：垂直通道晶体管（Vertical Channel Transistor）和堆叠DRAM（Stacked DRAM）。相较于传统晶体管结构，垂直通道晶体管将沟道方向由水平改为垂直，这虽能显著减小器件面积占用，但对刻蚀工艺的精度要求更高。 相较于现有的2D DRAM