Chiplet是半导体性能长期提升的重要路径

Chiplet引领后摩尔时代性能提升，芯片龙头纷纷布局 后摩尔时代，通过提升芯片制程来提高芯片性能的难度越来越高，先进封装发挥的作用将愈加突出，Chiplet技术应运而生。Chiplet意为芯粒，将系统级芯片SoC按照不同功能拆分为不同大小和性能的小芯片，核心芯片采用先进制程，I/O、主存等芯片可以采用成熟制程。AMD、英特尔、英伟达等全球高端芯片龙头以及寒武纪等国内算力芯片龙头均已布局Chiplet产品。 Chiplet具有开发门槛低、降本增效等优势 Chiplet模式具有开发周期短、设计灵活性强、设计成本低等特点。由于Chiplet将大芯片拆分为多个小芯粒，基础的功能模块可以采用市场上成熟的基础IP和芯粒，厂商仅需对核心功能模块和整体方案进行设计，大大降低了芯片研发门槛，缩短开发周期。同时，因为单个芯片面积缩小，良率可以得到大幅提升，从而降低芯片量产成本，提升芯片可靠性，实现整体的降本增效。以AMD Zen1为例，AMD将Zen1分成4个独立模块并重新拼接，在面积只增加10%的情况下，降低了40%的量产成本。 国内国外标准确立，Chiplet规模产业化在即 2022年3月包括英特尔、台积电、三星、高通在内的十大软硬件科技巨头联合成立Chiplet标准联盟，推出了Chiplet高速互联标准；2022年12月，中国计算机互连技术联盟CCITA制定的《小芯片接口总线技术要求》正式通过工信部的审定并发布，成为中国首个原生Chiplet技术标准。根据Omdia的数据，Chiplet的市场规模在2018年仅有6.45亿美元，2024年预计可以达到58亿美元，2018-2024年复合增速约为44%；同时Omdia预计Chiplet市场规模在2035年有望达到570亿美元，2024-2035年复合增速约为23%。 投资建议 建议关注半导体IP行业公司芯原股份、润欣科技、国芯科技等；半导体封装和测试环节公司通富微电、长电科技、华天科技、晶方科技、伟测科技、利扬芯片等；FCBGA封装基板公司兴森科技、深南电路等；上游原材料公司华正新材、方邦股份、和林微纳、德邦科技、华海诚科等。 风险提示：宏观经济波动风险、Chiplet推广不及预期风险、上游核心材料国产化不及预期风险。 1.后摩尔时代Chiplet持续提升集成电路性能 1.1.Chiplet降低IC设计门槛，实现降本增效 Chiplet带来全新产业机遇。后摩尔时代，通过提升芯片制程来提高芯片性能的难度越来越高，先进封装发挥的作用将愈加突出，Chiplet技术应运而生。Chiplet意为芯粒，通过将系统级芯片SoC按照不同功能拆分为不同大小和性能的小芯片。不同的模块，比如CPU、存储器、模拟接口等，可以采用不同的工艺分别进行生产。因此，Chiplet模式具有开发周期短、设计灵活性强、设计成本低等特点。 图表1：基于Chiplet的异构架构应用处理器的示意图 Chiplet可以通过MCM、InFO、CoWoS、EMIB等多项封装技术实现，核心技术主要由台积电、日月光、英特尔等全球半导体龙头厂商主导，横跨2D至3D等多个级别的封装技术。不同方案具备不同的封装难度、成本和性能，可以满足下游客户不同偏好的需求。 MCM(Multi-ChipModule)：通过封装基板走线将多个芯片Die互联，具有封装成本低等优势，但由于走线线距宽、封装密度低，所以接口速率低、延时较高。 InFO(Integrated Fan-Out)：采用扇出型封装，具有高密度的RDL和TIV，适用于移动终端、高性能计算等应用领域。 CoWoS(Chip-on-Wafer-on-Substrate)：包括CoWoS-S、CoWoS-R、CoWoS-L等多种技术。CoWoS-S是该系列基础技术，基于中间介质层实现2.5D封装技术，中间介质层采用成熟制程的芯片制造工艺，具有更高密度和更大速率等优势。 EMIB(Embedded Multi-die Interconnect Bridge)：英特尔主导的一项2.5D封装技术，使用多个嵌入式包含多个路由层的桥接芯片，同时内嵌至封装基板，不再使用中间介质层，拥有更好的灵活性和集成度，良率也更高，但需要配合桥接芯片，技术门槛较高。 图表2：MCM封装结构示意图 图表3：InFO_PoP封装结构示意图 图表4：CoWoS封装结构示意图 图表5：EMIB封装结构示意图 Chiplet在保证性能前提下帮助产品降本增效。由于大芯片面临良率大幅下降的缺陷，因此采用Chiplet方案可以提升芯粒良率，从而降低成本，同时可以保证只增加有限的芯片面积。以AMDZen1为例，AMD将Zen1分成4个独立模块并重新拼接，在面积只增加10%的情况下，降低了40%的量产成本。伴随着AMDZen系列的成功上市，Chiplet在降本增效方面的优势也得到了充分的证明。 图表6：AMDZen1处理器示意图 图表7：Chiplet对AMDZen1处理器的提升 1.2.Chiplet推广仍需产业链各环节共同努力 Chiplet目前主要适用于先进制程大芯片领域。根据《Chiplet Actuary: A Quantitative Cost Model and Multi-Chiplet Architecture Exploration》文中的测算，芯片成本可以分为一次性成本（NREcost）和经常性成本（REcost），其中一次性成本主要指芯片研发时的软件、IP授权、设计、验证、掩膜版等费用，经常性成本主要是大规模量产时的制造费用（包括晶圆、封装、测试成本）。 成熟制程小面积芯片选用SoC是更节约成本的做法，以基础Chiplet方案MCM封装为例，在 14nm 制程中，假如将大芯片分为2个小芯片，只有在芯片面积达到700平方毫米以上的情况下，采用MCM的Chiplet方案成本才会小于SoC方案。 同时，芯粒数量越多，MCM越容易在小面积芯片上取得经常性成本的优势。同样以 14nm 制程为例，在2个Chiplet情况下，面积达到700平方毫米以上MCM经常性成本才低于SoC；在3个Chiplet情况下，面积达到600平方毫米以上MCM经常性成本低于SoC；在5个Chiplet情况下，面积达到500平方毫米的时候MCM经常性成本即可低于SoC。 图表8：不同芯片设计模式下标准化经常性成本比较 Chiplet方案需要大规模量产和芯片复用来降低成本。综合考虑一次性成本和经常性成本，量产数量足够大之后Chiplet方案可以得到更显著的成本分摊效果，在14nm 的制程中，量产数量达到1000万时MCM方案成本将低于SoC方案；在 5nm 制程中，量产数量达到200万时MCM方案成本将低于SoC方案。同时，随着芯粒复用程度的增加，Chiplet方案可以具有更明显的成本优势。 图表9：Chiplet市场规模及预测（亿美元） Chiplet需要解决先进封装下的各类封装工艺难题。 TSV工艺难点：TSV（ThroughSiliconVia，硅通孔技术）是实现先进封装的重要技术环节，需要通孔、绝缘层沉积、阻挡层和种子层沉积、填充、平坦化、减薄等多项工艺流程， 晶圆键合与解键合工艺难点：晶圆键合与解键合工艺也是多层晶圆堆叠技术的关键工艺之一，与传统封装的芯片键合、引线键合不同，先进封装中需要晶圆键合、混合键合、凸块制造等工艺，工艺技术和材料难度均高于传统封装。 可靠性：TSV中填充的材料热膨胀系数不同，晶圆减薄过程中也会产生翘曲问题，增加产品的力学管理难度。同时，多芯片堆叠导致单位面积功耗增加，热量容易聚焦厂商过热点，增加散热难度。此外，异质集成封装含有半导体、绝缘体、金属、合金等多种材料，电磁环境比较复杂，在设计过程中需要考虑难度更高的电磁屏蔽方案。 1.3.Chiplet有望进入快速发展期，国际国内标准确立 Chiplet市场规模2035年有望达到570亿美元。根据Omdia的数据，Chiplet的市场规模在2018年仅有6.45亿美元，2024年预计可以达到58亿美元，2018-2024年复合增速约为44%；同时Omdia预计Chiplet市场规模在2035年有望达到570亿美元，2024-2035年复合增速约为23%。 图表10：Chiplet市场规模及预测（亿美元） UCIe定义Chiplet国际标准。2022年3月包括英特尔、台积电、三星、高通在内的十大软硬件科技巨头联合成立Chiplet标准联盟，推出了Chiplet高速互联标准“Universal Chiplet Interconnect Express”。统一的标准有利于行业交流，提升芯片开发效率，降低芯片研发和制作成本。目前该联盟董事会成员包括初创的十家公司以及阿里巴巴。包括通富微电、芯原股份、摩尔精英、灿芯、芯动科技等多家中国半导体企业也陆续加入了UCIe联盟。 图表11：UCIe联盟董事会成员（Promoter成员） 图表12：UCIe标准1.0版本（特征及关键指标） Chiplet国产标准推出，国内外生态共建。2022年12月，中科院计算所牵头的中国计算机互连技术联盟——CCITA制定的《小芯片接口总线技术要求》正式通过工信部的审定并发布，成为中国首个原生Chiplet技术标准。该标准描述了CPU、GPU、人工智能芯片、网络处理器和网络交换芯片等应用场景的技术要求，包括总体概述、接口要求、链路层、适配层、物理层和封装要求等。小芯片标准更偏重本土化需求，和UCIe不是竞争关系，CCITA已经在考虑和IntelUCIe在物理层上兼容，以降低IP厂商支持多种Chiplet标准的成本。 图表13：《小芯片接口总线技术》标准概况图 2.建议关注国内Chiplet产业链相关公司 Chiplet需要半导体产业链多个环节同步推进，封测环节重要性愈加凸显。首先，Chiplet方案设计商需要根据客户需求设计出合适的Chiplet方案；同时，需要上游IP厂商或者解决方案供应商提供KGD（KnownGoodDie，即成熟的、可服用的芯粒），需要晶圆代工厂提供芯粒代工及前端封装工艺；最后，需要对芯粒和其他器件进行封装测试。在Chiplet生产过程中，也需要EDA工具、封装基板、封测设备、测试材料等多个产业链环节的配合。由于需要采用先进封装，Chiplet对于封测环节的工艺、材料和设备或将提出更高要求。 图表14：Chiplet产业链各环节及相关公司 2.1.IP：基础半导体IP降低半导体产品开发门槛 芯原股份：国内半导体IP龙头公司 公司是一家依托自主半导体IP，为客户提供平台化、全方位、一站式芯片定制服务和半导体IP授权服务的企业。公司拥有多种成熟的行业应用解决方案、优秀的芯片设计能力、丰富的芯片设计经验以及深厚的半导体IP储备，能够帮助客户高效率、高质量、低成本、低风险地完成芯片的设计实现和量产出货。 丰富IP库为客户提供Chiplet芯粒IP。芯原股份拥有多种芯片定制解决方案，包括高清视频、高清音频及语音、车载娱乐系统处理器、视频监控、物联网连接、智慧可穿戴、高端应用处理器、视频转码加速、智能像素处理等；此外，芯原还拥有6类自主可控的处理器IP，分别为图形处理器IP、神经网络处理器IP、视频处理器IP、数字信号处理器IP、图像信号处理器IP和显示处理器IP，以及1500多个数模混合IP和射频IP。基于庞大的IP库，公司可以帮助客户降低产品研发成本、缩短产品开发周期、提升产品稳定性，实现可量产的Chiplet方案。此外，芯原在2022年4月宣布正式加入UCIe产业联盟，融入全球Chiplet产业生态。 2022年公司实现收入26.79亿元，同比增长25.23%；实现归母净利润0.74亿元，同比增长455.31%。从收入结构来看，2022年公司一站式芯片定制业务占比66.44%，半导体IP授权业务占比33.36%。 图表15：芯原股份近年来收入及利润情况 图表16：芯原股份2022年