半导体行业报告：Chiplet缓解先进制程焦虑，行业巨头推进产业发展

维持行业“增持”评级。摩尔定律放缓，先进制程受阻，Chiplet作为延续摩尔定律、缓解先进制程焦虑的主要技术之一，规模化落地可期。 Chiplet整体生态仍处于发展早期，其主要抓手为高密度封装技术的突破，受益环节主要在封测端和相关设备材料环节，维持行业“增持”评级。推荐长电科技（600584.SH）、通富微电（002185.SZ）、华天科技（002185.SZ）、甬矽电子（688362.SH）、晶方科技（603005.SH）、伟测科技 （688372.SH）、 长川科技 （300604.SZ）、 和林微纳（688661.SH）、生益科技（600183.SH）、方邦股份（688020.SH）、深南电路（002916.SZ）、兴森科技（002436.SZ）等。 Chiplet综合优势明显，是缓解先进制程焦虑、延续摩尔定律的主要抓手。随着线宽逼近原子级别，摩尔定律在制造端的提升已经逼近极限，Chiplet方案正是通过在封装端和设计端的提升，来进一步延续摩尔定律：①设计端将芯片分解成特定模块实现IP硅片化，并灵活重组，可将性能和工艺适度解耦合，并有效提高良率、降低制造成本和门槛。②封测端将小芯片利用互连技术和封装技术进行高密度集成，可轻易集成多核，突破原有SoC性能的极限，满足高算力处理器的需求。 高密度集成封装技术是实现Chiplet的核心，成本和性能最优化的应用主要在高性能大芯片。Chiplet封装方案可分为2D、2.1D、2.5D和3D，是在整体产业生态早期，实现Chiplet发展的主要驱动力。其中2D方案性价比高，但无法承受大面积集成；2.5D方案成本虽高，但硅转接板技术成熟，结合3D封装后，整体可提升空间最大，是延续摩尔定律的潜在核心方案。封装面积越大，所需封装材料和潜在封装缺陷成本也会越大，出于成本和性能的最优化考量，Chiplet方案目前的主要应用在高性能大面积芯片领域。 AI+数字催生高算力需求，受益高密度集成封装技术的率先发展，封测端将最先受益。ChatGPT、NewBing、MS Copilot、文心一言等生成式AI的现象级产品叠加数字经济的政策催化，将催化庞大的产业链算力需求，打开高算力大芯片的市场空间。而Chiplet作为大芯片延伸摩尔定律实现算力性能进一步提升的主要方案，考虑到产业链仍处于发展早期，高密度集成封装技术将率先发展，诸如国内长电科技、通富微电、甬矽电子等封测厂均已布局，封测端将最先受益。 风险提示。大芯片产品迭代不及预期；高密度封装技术迭代不及预期。 1.Chiplet： 延续摩尔定律，规模化落地可期 1.1.Chiplet综合优势明显，有效延续摩尔定律 摩尔定律实现的维度主要分为制造、设计、封装三方面。在制造方面，主要通过晶体管微缩工艺实现，从 130nm 逐步向 5nm 甚至是 2nm 迈进； 在设计方面，主要通过各种架构演进、方案设计等方式实现；在封装方面，主要通过不同模块的异质集成来实现，通过SiP、WLP等方法不断提高系统化的集成密度。 图1： 摩尔定律在制造端的提升已经逼近极限，开始逐步将重心转向封装端和设计端。随着AI、数字经济等应用场景的爆发，对算力的需求更加旺盛，芯片的性能要求也在不断提高，业界芯片的制造工艺从 28nm 向 7nm 以下发展，TSMC甚至已经有了 2nm 芯片的风险量产规划。但随着线宽逐步逼近原子级别，工艺制程升级带来的性能、功耗提升的性价比越来越低，封装端和设计端维度的提升开始逐步进入视野。 图2：随着工艺制程的进步，单个晶体管的成本不再下降（单位：美元） 图3：先进工艺的流片成本越来越高（单位：美元） Chiplet方案正是一种通过在封装端和设计端的提升，来进一步提升芯片的集成化密度，从而延续摩尔定律的新型半导体技术方案。其方案核心主要包含三个概念，分别是小芯粒、异构异质和系统级集成。 1）小芯粒：原有SoC芯片由各种IP内核设计组成，小芯粒即在设计端将各种IP单个拆分，进行芯片化。 2）异构异质：将类似CPU、GPU、DRAM等不同结构\工艺\材质的芯片合在一起，从而减少传输延迟、提高集成度。 3）系统级集成：在前两者的基础上，通过软件设计系统级高密度的方案，利用各种堆叠封装技术，将更多的异构异质的小芯片进行高密度封装集成，从而实现良率、成本、性能、商业风险等方面的综合提升。 图4： Chiplet方案通过将芯片性能的提升和工艺适度解耦合，能够利用先进封装技术实现综合性能的提升，其主要原因如下： ①小芯片优化成本：将芯片分解成特定的模块，这可以使单个芯片面积更小并可选择最合适的工艺，从而提高良率、降低制造成本和门槛。 在降低成本方面：当切割芯片的面积越小，如图5所示，绿色芯片的数量就越多，整体晶圆中可用的芯片面积就越大，单位面积芯片的成本就越低。另外，硅片化IP的复用，也可以显著降低成本。 在提高良率方面：晶圆中存在各种缺陷，当芯片的面积越大，它受影响的芯片数量比例就越大。例如，如下图所示，一块晶圆中切割3片芯片，有一片受到缺陷影响，良率为2/3；当一块晶圆切割25片芯片，缺陷影响了3片芯片，良率为22/25，整体良率大于2/3。 在降低门槛方面：小芯片化后，不同的芯片可以采用最合适的工艺和架构进行设计制造。例如I/Odie因为更加先进的工艺对其性能的提升有限，可以采用 12nm 工艺进行设计制造，CPUdie因为对先进工艺要求更高，可以采用 7nm / 5nm 工艺进行设计制造。整体无需像SoC一样，I/O和CPU的IP都必须采用最先进的工艺设计制造。 图5：小芯片在单晶圆中的可用面积更大 图6：小芯片在单晶圆中的良率更高 ②小芯片复用性强：小芯片可视为固定模块，在不同的产品中根据需求进行组装复用，类似乐高积木，具有极强的灵活性。通过小芯片化甚至最理想的IP芯片化，不仅可以减少芯片的设计周期，加快迭代速度，还可以提高芯片的可定制性。 以AMD的系列产品为例，将处理器芯片进行解耦合，分成单个CCD（CoreChipletDie）芯片和一个I/Odie，CCD和I/O核之间采用第二代InfinityFabric总线连接。其中CCD采用 7nm 工艺，I/O核采用 12nm 工艺。8个CCD和1个ServerI/Odie可组装成EPYC Rome（霄龙）服务器处理器；8个CCD和1个ClientI/Odie可组装成Ryzen（锐龙）3000系列（代号Matisse）桌面服务器；AMD的X570 Chipset也可用现有的小芯片进行组装设计。 这种固定模块的小芯片方式，多个小芯片无需重复设计，具有复用价值，而且芯片可采用最合适的工艺制程，可有效提高良率以及降低设计门槛。 在可定制性、设计周期方面、降低成本，进行极大优化。 图7： ③小芯片可高度集成化：小芯片利用芯片互连技术和高密度封装技术可轻易集成多核，满足高效能运算处理器的需求。单片SoC的方案，在集成多核方案时，受制于可用的光罩尺寸、良率等问题，芯片面积最多只能达到800mm。Chiplet核心计算单元可从16核堆积到64核，甚至96核以上。另外，对于内存和Cache方面，也能实现高密度集成，从而实 现更低的延迟或者更高的并行运算速度。 图8： 表1:Chiplet方案相较于大芯片方案，具有多方面的优势 1.2.整体生态处于早期，有望加速落地 Chiplet方案主要由三大环节组成，分别是拆、合、封。 1）在“拆”的环节：将原有多个IP组成的SoC大芯片进行拆分，形成多个不同的CPU、I/O等小芯片。拆解后的小芯片可以采用更加适配的工艺节点和材质。其中架构设计是关键，需要考虑访问频率、缓存一致性等各问题。 2）在“合”的环节：将不同的小芯片利用内部总线互连技术进行电路连接，各个电路互相组合，在功耗、通信延迟、带宽等方面达到最优的效果。与SoC不同的是，前者是芯片间的互连，而后者是IP内核间的互连。 3）在“封”的环节：将组合后的不同的芯片，利用RDL、TSV、硅转接板、晶圆等高密度集成的先进封装技术，进行组合。 图9： Chiplet方案的实现包括Chiplet的设计制造和连接侧的互连制造。依据主要的产业链制造顺序而言： 在设计端：利用EDA和IP核进行分割后的Chiplet的设计、连接侧包括硅转接板或者RDL层的互连建模，之后两者协同仿真，得到完整的封装方案的模型。针对该模型依次进行时序分析、电源网络分析、可靠性分析以及PPA优化分析等，从而实现Chiplet和连接侧结合的系统性方案。 在封装端：利用晶圆厂制造完成的Chiplet与连接侧方案进行连接，以2.5D的硅转接板为例，将Chiplet和进行TSV打孔的硅转接板相连，利用硅转接板内部的RDL层进行各个Chiplet之间的互连，最后将硅转接板与基板进行连接，即完成整体Chiplet系统性方案的制造。 上述在设计端和封装端的步骤，刚好对应拆、合、封三大环节。 图10：产业链上下游结构 图11：Chiplet在芯片设计端的流程示意图 图12： Chiplet方案目前无法规模化落地的主要技术难点： 一、Chiplet的统一接口和标准 考虑到互连是Chiplet的核心之一，互连接口与协议的落地和推行是实现技术标准化和产品规模化的关键。2022年3月，Intel、AMD、ARM、台积电、日月光等巨头成立Chiplet标准联盟，制定了通用Chiplet的高速互联标准UCI（e UniversalChiplet Interconnect Express）。2021年5月，CCITA（中国计算机互连技术联盟）针对Chiplet标准《小芯片接口总线技术要求》展开标准制定工作，集结了国内产业链60多家单位共同参与研究。 Chiplet总线互连接口与协议可以划分为物理层（PHY层）、数据链路层、网络层以及传输层。数据链路层及以上的其他接口更多依赖沿用或扩展已有接口标准及协议。最重要的是物理层的接口研究，因为它与工艺、功耗和性能等息息相关。物理层主要分为串行和并行两种数据通信技术，串行主要分为串行器和解串器SerDes，并行则包括低电压封装互连LIPINCON技术（TSMC提出）、AIB高级接口总线（Intel提出）以及信号引线物理互连BoW技术（OCP提出）等。 图13：物理层接口示意图 图14：两个ChipletDie互连场景 表2:物理层并行互连的技术对比 互连是技术标准化的重点之一，但芯片间互连协议的标准化方面仍处于发展演进阶段，相互竞争的标准较多。包括CXL、CCIX、NVLink等标准，都已经在复杂的处理器芯片中得到应用。其中虽然CXL发布较晚，但因为Intel的业内影响力和产品效应，大多数厂商纷纷跟随并采纳，技术发展较快。国内以CCITA为主导的技术联盟正在进行相关技术和标准的研发中。相关国内公司例如超摩科技也已经宣布量产Chiplet互联IP整体解决方案CLCI，其协议标准主要采用自有方案，未来会考虑协议间的兼容性。 图15： 二、EDA工具链和生态系统的完整性、可持续性 新的EDA工具链是急切需要的，其主要原因为： 1）小芯片之间更密集的互连+Chiplet封装EDA的更高要求 Chiplet方案将芯片进行精细化切割，并进行更为密集的互连，例如HBM的芯片间的互连位宽为1028bit，从而使其整体性能达到接近甚至超过SoC内部的传输效率。对于Chiplet的封装，也需要进行额外的EDA设计，这些都对EDA工具提出了更高的要求。 2）系统性方案带来的更严苛的可靠性挑战 Chiplet方案作为一个整体的系统性方案，对热效应、电磁挑战、电容耦合、电感耦合、信号完整性等方面都提出了全新的要求，需要进行针对性的仿真建模，这是原有主要针对SoC芯片的EDA工具相对薄弱的点。 当第三方Chiplet开始被采用时，对于完整系统的可靠性要求将会更高。 第一种挑战可能可以采用Cadence等工具组合设计，但针对于第二种可靠性调整，则需