电子元器件行业：PCIe总线标准升级，服务器PCB有望迎来新一轮景气周期

PCIe作为服务器主流总线标准正逐步升级，CPU主流厂商加速推出新品：PCIe是Intel主导的高速串行计算机扩展总线标准，是当前服务器主流的总线解决方案。PCIe标准迭代周期约为3年/代，PCIe3.0是目前消费市场的主流选择，4.0于2017年正式推出，自2021年下半年开始在数据中心逐步应用，并逐渐从企业级市场下沉到消费市场。目前Intel/AMD等主流CPU厂商正快速推出PCIe5.0产品，首先在高性能企业级服务器市场应用。PCIe6.0标准V1.0版本于2022年1月份正式发布，传输带宽和效率相较上一代产品又提高一倍，目前尚处于早期阶段。目前PCIe4.0将逐步渗透，5.0在高端市场陆续开始应用，未来几年内PCIe3.0/PCIe4.0/PCIe5.0三代共存将成为市场主旋律。 AI/边缘计算/云计算等新技术对IDC需求提升，服务器行业景气度向上：AI在金融业、能源制造业等传统场景中带来新应用，云计算、边缘计算发展势头正盛，成为驱动服务器行业增长的重要引擎。IDC数据显示，2021年中国边缘计算市场规模为33.1亿美元，同比增长23.9%，预计未来五年边缘计算市场规模年复增长率达到22.2%。IDC数据显示，2019-2022年中国数据中心市场规模稳健增长，增速始终保持在25%以上。从上下游指标观察，BMC芯片龙头信骅科技2022年一月的收入同比继续维持60%增长，2021Q4季度Intel数据中心同比增长20.01%，2022Q1季度微软、谷歌等企业资本开支维持高位，预计服务器行业将进入新一轮景气周期。 PCIe标准升级对PCB要求提高，带来百亿增量市场：PCIe标准升级下信息交互速度不断提升，对PCB的设计、走线、板材选择等要求提高。目前PCB主流板材为8-16层，对应PCIe 3.0一般为8-12层，4.0为12-16层，而5.0平台则在16层以上。从材料的选择上来看，PCIe升级后服务器对CCL的材料要求将达到高频/超低损耗/极低损耗级别。据产业调研，目前支持PCIe3.0标准的Purley平台PCB价值量约2200-2400元，支持PCIe4.0的Whitley平台PCB价值量提升30%-40%，支持PCIe5.0的Eagle平台的PCB价值量比Purley高一倍。根据我们测算，PCIe5.0的升级有望为服务器平台PCB带来百亿的价值增量。 相关标的：建议关注沪电股份、深南电路、景旺电子、胜宏科技、生益电子、生益科技 风险提示：行业竞争加剧风险、上游原材料持续涨价风险、下游需求不及预期风险 1.PCIe标准升级，带动服务器新一轮迭代周期 1.1.PCIe总线连接CPU与PCIe设备，是CPU平台重要组成部分 CPU平台由“CPU+芯片组+总线”构成，PCIe总线标准是其重要组成部分。CPU平台由“CPU+芯片组+总线”构成，CPU内部集成PCIe控制器和内存控制器，PCIe标准每一代升级几乎能够实现传输速率翻倍，PCIe总线标准的演进推动CPU平台的升级迭代。 总线是主板传输数据的“道路”，负责CPU与芯片组的连接。总线包含QPI总线、PCIe总线、USB总线、SPI总线和DMI总线等。其中，CPU与CPU、CPU与PCIe设备分别通过QPI总线和PCIe总线连接，PCH与USB、SATA硬盘、SAS硬盘和网卡等分别通过USB总线、SATA总线、SAS总线、PCIe总线等连接，BMC（Baseboard Management Controller，基板管理控制器）与其他设备通过SPI总线连接。 图1：服务器主板总线类型 PCIe（PeripheralComponentInterconnectExpress）是一种高速串行计算机扩展总线标准，最早由Intel于2001年提出，用于替代旧的ISA和PCI总线标准，从而满足更高的带宽和吞吐量需求。相比于PCI总线采用的并行总线结构，PCIe总线属于高速串行点对点双通道高带宽传输，所连接的设备分配独享通道带宽，不共享总线带宽，可以使用更高的时钟频率、更少的信号线、更高的总线带宽。因此PCIe的传输效率更高、传输距离更远、功耗更低、抗干扰能力更强、可拓展性更好，能够连接多种高速扩展设备，如显卡、AI加速卡、固态硬盘、无线网卡、有线网卡、视频采集卡等。 图2：PCIe总线拓扑图 图3：PCIeSwitch内部结构图 从结构上看，PCIe总线是一个层次性很强的树状形总线接口，其主要功能为替CPU提供访问外部设备的总线接口，CPU是树根，承载了总线系统的主控角色，Root Complex是处理器接口、DRAM接口等模块的集合，可以被认为是CPU和PCIe拓扑之间的接口，各个设备则是这棵树的子父节点和叶节点，Switch可以连接多个PCIe设备，PCIe桥则能够连接传统的PCI和PCI-X设备。作为点对点连接的总线，一条PCIe链路只能两端各连接一个设备，分别为数据发送端和数据接收端，传输数据量的大小由通道数决定，一般一条链路可以有1-32个通道数，对应PCIe总线接口有x1、x4、x8、x16这4种常见的规格尺寸。 表1：PCIex1、x4、x8、x16的主要区别 图4：PCI-E插槽的四种形式 PCIe设计规范包含三层架构，数据报文首先在设备的核心层(Device Core)中产生，然后经过该设备的事务层(Transaction Layer)、数据链路层(Data Link Layer)和物理层(Physical Layer)发送出去。接收端的数据也需要通过物理层、数据链路和事务层，并最终到达Device Core。每一层都分为发送和接受两个功能块。 事务层接收来自PCIe设备核心层的数据，将其封装为TLP(Transaction Layer Packet)后，发向数据链路层，并且事务层还可以从数据链路层中接收数据报文，然后转发至PCIe设备的核心层。 数据链路层定义了多种DLLP(Data Link Layer Packet)，使用ACK/NAK协议从而保证来自发送端事务层的报文能够可靠、完整地发送到接收端的数据链路层。 物理层是PCIe总线的最底层，将PCIe设备连接在一起，物理层处理TLPs、DLLPs、Ordered-Set三种类型的包传输，并管理链路状态，进行链路训练、链路恢复和电源管理。 图5：PCIe架构设计 1.2.PCIe脱胎于PCI架构，是服务器主流总线解决方案 PCIe标准之前，PC上的系统总线由PCI和AGP组成，AGP主要用于连接显卡，是在PCI标准基础上针对3D应用拓展而来的，没有脱离PCI体系，其他的各种外接设备如网卡、独立声卡等，都连接在PCI总线上，高度共享同一带宽。随着新技术的不断发展，PCI总线的传输能力逐渐力不从心。2001年提出的PCIe标准完全脱胎于PCI架构，采用点对点传输的串行方式，在时钟频率、传输带宽上具有明显优势，并且可以在软件层面与PCI兼容。 表2：PCIe与PCI总线技术对比 新兴总线标准层出不穷，但无法替代PCIe的主导地位。目前高性能I/O设备普遍采用PCIe总线，但是随着数据TB级增长、异构计算发展快速，PCIe在内存使用效率、延迟和数据吞吐量等方面存在一定局限性。一方面，PCIe总线的拓扑呈现树形结构，设备ID号码数量有限，无法形成大规模网络；另一方面，PCIe网络中的存储器地址空间存在隔离，并且PCIe的事务层不支持Cache Cohernecy事务的处理，导致PCIe设备端每次都需要通过访问Host RAM来获取CPU地址域中的数据，访问延迟较高。为了解决该问题，实现设备内部高速高效的互联，IBM最早推出了CAPI（Coherent Accelerator Processor Interface）接口，该版本逐渐演化成为OpenCAPI，该接口协议复用了PCIe物理层、链路层和事务层，将CC和CAPI控制事务装进PCIe链路层数据包中传送，在CPU一侧增加解析处理模块进行逻辑处理。此后相继推出的CXL、CCIX、Gen-Z等新兴互联总线标准都为PCIe提供了替代方案。 OpenCAPI：OpenCAPI是开放式一致性加速器接口标准，具有以下四点优势：1）高性能，其单通道的最高传输速率可达25Gbps。2）不占用CPU资源，允许外设在应用程序空间内不经内核参与地自主运行。3）兼容性好，支持各种硬件加速器、高性能I/O设备和高性能存储设备的连接。4）完全开放。但OpenCAPI仅支持CPU直连，不支持Switch连接。 CCIX：CCIX是一种能够将两个或两个以上器件通过缓存一致性的方式来共享数据的片间互联。CCIX提供了一种平衡方法，通过创建由CPU和加速器组成的网状网络，使得所有计算单元有对等的能力为内存扩展器件和加速器提供高性能、低延时、芯片与芯片间的互联，最高连接速率升至25GT/s。CCIX特别为应对未来数据中心、云计算、大数据及其它需要异构计算的应用的巨大挑战而设计，主要支持者是Xilinx，目前已在Xilinx和华为的产品中得到应用，联盟成员超过50个。 图6：OpenCAPI系统设计 图7：CCIX分层架构 Gen-Z：Gen-Z是一种内存语义架构，通过OpCodes和OpClasses定义了大量的内存语义操作，从而实现在不同组件的内存之间进行高效的数据传输。Gen-Z具有如下技术优势：1）不仅使存储器件互联，也使得CPU和加速器互联，减轻了CPU的处理压力。2）能够重新配臵系统，因此在资源供应和共享方面更加灵活、响应更快。3）使用一种高带宽、低延迟和高效的协议来简化软硬件设计，降低了解决方案的成本和复杂性。 CXL：CXL（Compute Express Link）是开放式互联新标准，由Intel在2019年提出，能够提供CPU和专用加速器以及高性能存储系统之间的接口，具备高效、高速、低延时的特点。 CXL现已演进到2.0版本，CXL2.0基于PCIe 5.0的物理层，但仅支持CPU点对点直连拓扑。CXL已应用于多个服务器产品，如Intel将于2022年下半年推出的Sapphire Rapids处理器，将支持PCIe 5.0和CXL 1.1，AMD也宣布下一代Epyc处理器Genoa将支持CXL。 CPU龙头的率先使用将推动其他组件设备商的跟进，完成自上而下的统合。2021年11月，CXL正式合并Gen-Z，将把所有Gen-Z规范转移给CXL联盟，双方联盟成员共同专注于CXL这唯一的互联标准。 图8：Gen-Z架构图 图9：CXL协议架构图 新兴总线标准层出不穷，但PCIe是异构计算机的CPU、GPU、FPGA以及加速器之间的主要连接标准，NVlink、CCIX、CXL等大多数标准仍然依赖PCIe的逻辑和物理层基本技术。 未来这些新兴协议或将作为PCIe物理层之上运行的一种可选协议，无法取代PCIe的主导地位。 1.3.PCIe标准持续演进升级，5.0正加速推进，三代共存成为市场主旋律 1.3.1.迭代周期约为三年，几乎每轮升级传输效率翻倍 传输速率和带宽大小是PCIe总线的核心性能，围绕这两大性能，PCIe总线标准持续演进升级，迄今为止该标准已经历了5代的更新迭代。按照数据传输技术的发展，处理器I/O带宽的需求每三年就会倍增，PCIe也大致按照三年一代的速度更新演进。 PCIe 1.0在2003年由PCI-SIG正式推出相关规范，其通道运行频率为2.5GHz，相应的数据传输速率为250MB/s； PCIe 2.0规范发布于2007年1月，相比PCIe 1.0，PCIe 2.0的每通道频率翻倍达到了5GHz，相应的传输能力也翻倍，达到了500MB/s； 2010年PCIe 3.0规范发出，但受制于当时的技术条件，第三代PCIe的效率提升仅60%； PCIe4.0规范在第三代发布7年后正式推出，数据传输速率提升到2GB/s。 由于第四代规范延迟发布，为追赶进度，仅两年后PCIe 5.0推