三星电子正在研发的下一代DRAM近日在一

在三大半导体会议之一的ISSCC上，该公司通过**垂直沟道晶体管（VCT）晶圆对晶圆（W2W）混合铜键合（HCB）**技术，展示了突破DRAM微缩极限、实现下一代存储器结构可行性的成果。 在2月15日至19日（当地时间）于旧金山举行的I 三星电子正在研发的下一代DRAM近日在一场学术会议上首次亮相。 在三大半导体会议之一的ISSCC上，该公司通过**垂直沟道晶体管（VCT）晶圆对晶圆（W2W）混合铜键合（HCB）**技术，展示了突破DRAM微缩极限、实现下一代存储器结构可行性的成果。 在2月15日至19日（当地时间）于旧金山举行的ISSCC 2026上，三星宣布将VCT引入。 这种结构将晶体管沟道——电流流经的路径——由水平取向改为。 由此可以在不扩大芯片面积的情况下增加沟道长度（高度），从而克服随着晶体管缩小而产生的。 SCE是指沟道过短，导致栅极无法正常发挥作用并引发漏电流的现象。 栅极作为控制电流流动的开关，环绕在沟道周围。 DRAM由数十亿个以矩形阵列排列的单元组成，每个单元包含一个晶体管和一个电容。 数据以0或1的形式表示，取决于电容中是否存储电荷。 晶体管由源极（S）、栅极（G）和漏极（D）组成，其命名基于电流流动方向，存储电荷的电容位于漏极上方。 字线负责控制晶体管的导通与关断，并连接到栅极。 位线用于数据的读写，并连接到晶体管的源极。 在4F² 架构中，存储单元电容与位线相互分离，从而减少。 存储单元电容负责存储电荷（数据），而位线作为电荷传输的通道。 这可以防止感测裕量——即判断单元中是否存储数据的能力——的下降。 在水平结构中，存储单元电容与位线距离非常接近，更容易产生寄生电容。 三星解释称，DRAM单元面积可以从目前的缩小到约，缩减幅度约为。 其中，F表示在特定制造工艺下可实现的最小特征尺寸，F²则表示在该特征尺寸下的单元面积。 6F²结构的单元为3F × 2F的矩形，而4F²则是2F × 2F的正方形单元。 面积缩小还可以使每片晶圆的芯片产出提高约。 VCT 结构的制造难度高于平面结构。 需要将硅刻蚀成高而窄的垂直柱状结构（高纵横比蚀刻），并且必须在其周围均匀形成（对齐）栅极。 如果这种结构以嵌入式设计的方式在单一晶圆上实现，所涉及的高温工艺可能会对译码器、感应放大器等底 层外围电路造成缺陷。 为了解决这一问题，三星提出了或架构。 外围电路和存储单元阵列分别在两片独立的晶圆上制造，随后再进行垂直堆叠。 在不同环境中分别制造可以降低工艺复杂度，并提高良率。 采用了将两片晶圆进行键合。 该方法使用铜和介电材料直接对每片晶圆进行键合。 与传统的微凸点键合相比，它能够在上下层电路之间实现的互连。 三星将DRAM晶圆键合所需的互连数量从2880万个减少到约。 键合间距约为——远小于NAND闪存中使用的700纳米，也远小于高带宽存储器（HBM）中微米级的间距。 三星在-25℃和95℃条件下测量了一款“基于10nm级工艺的4F² 16Gb DRAM原型”的写入特性。 结果显示缺陷单元（失效位）数量呈上升趋势，但仍处于完全可修复的水平。 相对于数据保持时间的总失效位数量也与传统平面DRAM相当，验证了其。 然而，这一方案尚未经过量产验证。 目前仍处于，仅将COP结构应用于存储单元阵列。 在连接存储单元晶圆与外围晶圆时，信号路径会变得更加复杂，且存储单元层与外围层之间的电压干扰仍是一项挑战。 这可能引发电阻与信号延迟（RC延迟）效应，从而潜在地降低DRAM的读写速度。 4F² DRAM的未来性能将取决于这些问题能够在多大程度上得到缓解。 三星计划到2030年将DDR DRAM的单引脚速率从提升至，同时将能效从每比特提升至。