背景
随着对高性能 SSD 的需求不断增长，闪存制造商正推动 NAND 闪存的 I/O 速度提升。目前市场上已出现支持接口速度超过 1GT/s 的 ONFI 和 Toggle NAND 设备，而未来 PCIe Gen5 的过渡可能需要更高的速度。高速设计的主要挑战是信号完整性，这要求 SSD 内部的 PCB 设计更加谨慎。
问题陈述
本报告关注高速下 NAND 闪存的可靠性问题。随着传输速率提高，I/O 电路消耗更多功率并产生更多噪声，这对 NAND 原始误码率（BER）的影响，尤其是在寿命末期（EOL）时，需要特别关注。
关键技术点
- ECC 限制：ECC 无法区分 NAND 产生的误码（BERNAND）和信号完整性问题产生的误码（BERSI），因此需要优化信号完整性以减少 BERSI。
- 信号完整性：高速设计要求优化信号完整性，以降低 BERSI，从而确保数据传输的可靠性。
3D NAND 特性
3D NAND 结构下，阵列电路的设计和优化对高速性能至关重要。报告强调了 SSD-NAND 的全集成特性，包括数据挖掘、延迟、带宽、IOPS、FTL、主机接口、闪存接口、工作负载模拟等测试环节。
高速测试方法
为了验证 I/O 速度对 BERNAND 的影响，研究人员在最大速度下进行了完整的 NAND 可靠性分析，包括时序、CDF 程序时间、寿命末期错误和保持期错误等测试。
结论
- NAND I/O 速度已超过 1GT/s，并预计将进一步增长（如 PCIe Gen5）。
- 高性能 SSD 控制器需要支持 1GT/s+ 速度。
- SSD 控制器和 NAND 都需要优化信号捕获和传输方式，控制器灵活性是关键。
- PCB 层面的信号完整性需要精心设计。
- NAND 特性测试必须在高速下进行，以验证 EOL 时 BER 的影响。
- 初步实验表明，若信号完整性优化得当，耐久性不受 I/O 速度影响。
